一种占空比为25%的分频器制造技术

本发明专利技术属于分频器技术领域。一种占空比为25%的二分频器，包括三态电路和锁存器，其特征在于：所述的三态电路为一个使能控制的CMOS反相器，所述的三态电路包括第一三态电路、第二三态电路、第三三态电路和第四三态电路，上述四个三态电路首位相连，所述的锁存器包括第一锁存器和第二锁存器，由两个CMOS反相器互相首尾相接构成，所诉的第一锁存器的一端接在第一三态电路和第二三态电路的连线上，另一端接在第三三态电路和第四三态电路的连线上，所述的第二锁存器的一端接在第一三态电路和第四三态电路的连线上，另一端接在第二三态电路和第三三态电路的连线上。对比现有的技术，该发明专利技术的优点在于，简化了整体电路的复杂性。

【技术实现步骤摘要】


本专利技术属于分频器
，尤其是指一种占空比为25%的分频器。

技术介绍

在各种电子通信系统中，电视、广播及其他传媒系统中、数据通信网络及其他系统中，无线通信系统被应用于远距离点对点之间的信息传送，其通过无线发射机和无线接收机实现。目前无线发射机和接收机已经可以结合成一种器件，这种器件叫收发机。收发机的组成通常包括天线、振荡器、分频器、上变频器、下变频器、增益可调放大器、功率放大器、低噪声放大器、滤波器、数模转换器、模数转换器。其中，分频器的作用是把振荡器产生的频率经过适当的分频和处理，产生可以用于混频的信号。
本专利技术为产生一个占空比为25%的分频信号的方法，在该方法被专利技术之前，已有一种占空比为25%的二分频实现方案。其结构主要由三部分组成，分别是三态控制电路、锁存电路以及有逻辑电路组成的输出网络。振荡器产生的脉冲信号通过三态电路的控制，在连续的两个周期内，改变锁存电路所保存的电平值，再通过由逻辑电路组成的输出网络，产生四路占空比均为25%而相互之间存在90°相移的二分频信号。

技术实现思路

本专利技术为了简化分频器的拓扑结构，降低系统的功耗，提供一种技术方案实现上述目的。
本专利技术的技术方案如下一种占空比为25%的二分频器，包括三态电路和锁存器，所述的三态电路为一个使能控制的CMOS反相器，所述的三态电路包括第一三态电路、第二三态电路、第三三态电路和第四三态电路，上述四个三态电路首位相连，所述的锁存器包括第一锁存器和第二锁存器，由两个CMOS反相器互相首尾相接构成，所诉的第一锁存器的一端接在第一三态电路和第二三态电路的连线上，另一端接在第三三态电路和第四三态电路的连线上，所述的第二锁存器的一端接在第一三态电路和第四三态电路的连线上，另一端接在第二三态电路和第三三态电路的连线上。
三态电路包括第一PMOS管、第一NMOS管、第一MOS管和第二MOS管，所述的第一PMOS管的输入端和第一NMOS管的输入端相连，第一PMOS管的源极接VDD，第一NMOS管的源极接地，第一MOS管和第二MOS管的源极或漏极相互连接，而第一MOS管的源极或漏极连接第一PMOS管的漏极，第二MOS管的源极或漏极连接第一NMOS管的漏极，输出信号从第一NMOS管的漏极引出。
工作时，时钟信号连接第一MOS管和第二MOS管的栅极，第一MOS管和第二MOS管可以一个是NMOS管，一个是PMOS管；可以两个都是NMOS管；可以两个都是PMOS管，输出信号从每个三态电路的第一NMOS管的漏极引出，它们之间相位差为90°，占空比为25%，周期为时钟信号两倍。
附图说明
图1为现有二分频器的电路原理图。
图2为具体实施例的电路原理图。
图3为图2电路结构产生的波形图。
具体实施方式
下面结合附图对本专利技术的具体实施方式进行进一步说明。
如图2所示，为具体实施例的电路原理图，一种占空比为25%的二分频器，包括三态电路和锁存器，三态电路为一个使能控制的CMOS反相器，三态电路包括第一三态电路610a、第二三态电路610b、第三三态电路610c和第四三态电路610d，上述四个三态电路首位相连，锁存器包括第一锁存器620a和第二锁存器620b由两个CMOS反相器互相首尾相接构成，所诉的第一锁存器620a的一端接在第一三态电路610a和第二三态电路610b的连线上，另一端接在第三三态电路610c和第四三态电路610d的连线上，所述的第二锁存器620b的一端接在第一三态电路610a和第四三态电路610d的连线上，另一端接在第二三态电路610b和第三三态电路610c的连线上，三态电路包括第一PMOS管61、第一NMOS管62、第一MOS管63和第二MOS管64，所述的第一PMOS管61的输入端和第一NMOS管62的输入端相连，第一PMOS管61的源极接VDD，第一NMOS管62的源极接地，第一MOS管63和第二MOS管64的源极或漏极相互连接，而第一MOS管63的源极或漏极连接第一PMOS管61的漏极，第二MOS管64的源极或漏极连接第一NMOS管62的漏极，输出信号从第一NMOS管62的漏极引出。
如图3所示为电路结构产生的波形图。t1时CLK为高电平，第四三态电路610d和第二三态电路610b为高阻态，第二锁存器620b维持结点602的低电平，使第一三态电路610a的第一NMOS管61导通，又因为CLK为高电平，使得LO1为高电平。t2时CLK为低电平，第一三态电路610a和第三三态电路610c为高阻态，第一锁存器620a维持结点603的低电平，使第二三态电路610b的第一NMOS管61导通，又因为CLK为低电平，使得LO2为高电平。t3时CLK为高电平，三态电路610d、b为高阻态，锁存器620b维持结点604的低电平，使三态电路610c的NMOS管61导通，又因为CLK为高电平，使得LO3为高电平。t4时CLK为低电平，三态电路610c、a为高阻态，锁存器620a维持结点601的低电平，使三态电路610d的NMOS管61导通，又因为CLK为低电平，使得LO4为高电平。
本专利技术有益效果在于：对比现有的技术，该专利技术的优点在于，简化了整体电路的复杂性，25%占空比的二分频信号的产生是从分频器环路中直接引出的，取消了由逻辑电路组成的输出网络，减少了所需的MOS管数量，因此避免了为产生25%占空比而独立于分频环路的电路所消耗的更多的电流，降低了器件功耗，节约了成本。
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【技术保护点】
一种占空比为25%的二分频器，包括三态电路和锁存器，其特征在于：所述的三态电路为一个使能控制的CMOS反相器，所述的三态电路包括第一三态电路、第二三态电路、第三三态电路和第四三态电路，上述四个三态电路首位相连，所述的锁存器包括第一锁存器和第二锁存器，由两个CMOS反相器互相首尾相接构成，所诉的第一锁存器的一端接在第一三态电路和第二三态电路的连线上，另一端接在第三三态电路和第四三态电路的连线上，所述的第二锁存器的一端接在第一三态电路和第四三态电路的连线上，另一端接在第二三态电路和第三三态电路的连线上。

【技术特征摘要】
1.一种占空比为25%的二分频器，包括三态电路和锁存器，其特征在于：所述的三态电路为一个使能控制的CMOS反相器，所述的三态电路包括第一三态电路、第二三态电路、第三三态电路和第四三态电路，上述四个三态电路首位相连，所述的锁存器包括第一锁存器和第二锁存器，由两个CMOS反相器互相首尾相接构成，所诉的第一锁存器的一端接在第一三态电路和第二三态电路的连线上，另一端接在第三三态电路和第四三态电路的连线上，所述的第二锁存器的一端接在第一三态电路和第四三态电路的连线上，另一端接在第二三态电路和第三三态电路的连线上。
2.根据权利要求1所述的一种占空比...

【专利技术属性】
技术研发人员：李嘉进，章国豪，陈锦涛，蔡秋富，余凯，林俊明，
申请(专利权)人：佛山臻智微芯科技有限公司，
类型：发明
国别省市：广东;44