时钟占空比校准及倍频电路制造技术

本发明专利技术提供了一种时钟占空比校准及倍频电路,用于方波倍频器设计中,涉及集成电路技术领域,包括:选通模块，根据控制信号对时钟信号做反相操作；校准模块，根据控制信号时钟信号进行占空比的调节，最终输出50％占空比的钟信号；延迟模块，根据控制信号对时钟信号延迟操作；检测模块，对时钟信号进行比对，输出反馈信号；控制模块，根据反馈信号输出控制信号；倍频模块，对时钟信号进行倍频操作。本发明专利技术能够以较小的电路复杂性和低成本实现高精度的时钟信号倍频。

【技术实现步骤摘要】

本专利技术涉及集成电路
，具体涉及一种使用在方波倍频器中的时钟占空比校准及倍频电路。
技术介绍
在无线通信领域和时钟信号生成领域，为了实现更低的低带内相位噪声和高频量化噪声，需要时钟信号倍频技术来降低锁相环的倍频倍数，时钟信号倍频技术可通过模拟电路和数字电路的方式实现。图1示出了利用数字电路方式实现时钟信号倍频的方法，输入时钟信号Vin经过一个延时ΔT后，与自身进行异或运算，便得到了倍频输出时钟信号Vout。通常输入时钟信号占空比在40％～60％之间，而利用数字电路方式来实现时钟信号倍频需要输入时钟信号的占空比尽可能接近50％，否则输出时钟信号会有额外杂散分量，如图2所示，输入时钟信号占空比偏离50％，此时输出时钟信号不仅包含了输入时钟信号的两倍分量，还包含了一倍和三倍频率分量，这将恶化锁相环输出时钟信号的纯净度。由上可见实现时钟信号倍频的难点在于时钟信号占空比的校准，用模拟电路来实现时钟信号占空比校准的方案功耗较大，而用数字电路来实现时钟信号占空比校准的方案则面临着相位噪声、面积、动态范围等多方面的折中制约。
技术实现思路
本专利技术的目的是，提供一种时钟占空比校准及倍频电路,能够以较小的电路复杂性和低成本实现高精度的时钟信号倍频。本专利技术提供了一种时钟占空比校准及倍频电路，包括：选通模块，用于根据第一控制信号V1对输入的第一时钟信号CKin做反相后输出第二时钟信号CK2；<br>校准模块，用于根据第二控制信号V2对第二时钟信号CK2进行占空比的调节，最终输出50％占空比的第三时钟信号CK3；延迟模块，用于根据第三控制信号V3对第三时钟信号CK3进行延迟操作后输出第四时钟信号CK4；检测模块，用于对输入的第三时钟信号CK3和第四时钟信号CK4进行比对，并根据比对的结果输出反馈信号Va；控制模块，用于根据输入的反馈信号Va，输出第一控制信号V1、第二控制信号V2及第三控制信号V3；倍频模块，用于对第三时钟信号CK3进行倍频操作，输出第五时钟信号CKout。作为优选方案，所述校准模块包括第一延迟单元和第二延迟单元及门电路，其中第一延迟单元和第二延迟单元并联后连接门电路，所述第一延迟单元和第二延迟单元为相同的可调延迟单元。作为优选方案，所述门电路为与门电路或者或门电路。作为优选方案，所述延迟模块包括：第三延迟单元，用于对第三时钟信号CK3进行延迟处理；第四延迟单元，用于对经第三延迟单元延迟过后的第三时钟信号CK3再进行延迟处理，输出第四时钟信号CK4；所述第三延迟单元和第四延迟单元串接，且为相同的可调延迟单元。作为优选方案，所述检测模块包括：第一边沿触发器，用于比对第三时钟信号CK3和第四时钟信号CK4的相位差是否为360度，将比对结果作为反馈信号输出。作为优选方案，在第三时钟信号CK3和第四时钟信号CK4的相位差不为360度时，第三延迟单元和第四延迟单元调整同样的延迟值。作为优选方案，所述检测模块还包括：第二边沿触发器，用于比对第三时钟信号CK3和经由第三延迟单元延迟后的时钟信号两者的方波上升沿是否对齐下降沿，将比对结果作为反馈信号输出。作为优选方案，在第三时钟信号CK3和第四时钟信号CK4的相位差为360度时，若第二边沿触发器的反馈信号与预设值不同，选通器使第一时钟信号CKin反向通过；所述预设值为第一时钟信号CKin的占空比符合校准模块门电路的运算规则时第二边沿触发器的反馈信号值。作为优选方案，在第三时钟信号CK3和经由第三延迟单元延迟后的时钟信号两者的方波上升沿不对齐下降沿时，第一延迟单元或第二延迟单元调整延迟值。作为优选方案，所述倍频模块包括：固定延迟单元，用于对第三时钟信号CK3进行延迟处理；异或门电路，用于将第三时钟信号CK3和固定延迟单元延迟过后的第三时钟信号CK3进行异或运算获得倍频的第五时钟信号CKout。与现有技术相比,本专利技术时钟占空比校准及倍频电路实现了倍频延迟单元与校准延迟单元的分离，简化了电路设计；而校准延迟单元要求大的动态范围与小的调节步进精度，对相位噪声性能则没有要求，倍频延迟单元可以为固定延迟，只要求低相位噪声设计即可，这样就能实现不同电路模块的最优设计，减小了功耗和面积消耗。附图说明图1是数字电路方式实现时钟信号倍频的示意图；图2是时钟信号倍频电路中输入时钟信号占空比偏离50％时输出时钟信号的示意图；图3是本专利技术时钟占空比校准及倍频电路的功能模块图；图4是本专利技术时钟占空比校准及倍频电路一实施例的电路结构示意图；图5是图4电路结构校准流程中时钟信号状态的时序图；图6是本专利技术时钟占空比校准及倍频电路另一实施例的电路结构示意图.具体实施方式利用本专利技术时钟占空比校准及倍频电路对时钟信号进行延迟、比较和逻辑运算处理，能够以较小的电路复杂性和低成本实现高精度的时钟信号倍频。下面结合附图对本专利技术的优选实施例进行进一步的详细说明。参阅图3，本专利技术时钟占空比校准及倍频电路包括选通模块301、校准模块302、延迟模块303、检测模块304、控制模块305以及倍频模块306。其中选通模块301根据第一控制信号V1对输入的第一时钟信号CKin做反相后输出第二时钟信号CK2至校准模块302。在一实施方式中，选通模块301可使用选通器。校准模块302根据第二控制信号V2对第二时钟信号CK2进行占空比的调节，最终输出50％占空比的第三时钟信号CK3至延迟模块303、检测模块304及倍频模块306。在一实施方式中，校准模块302包括由两个相同的可调延迟单元组成的差分相位调节电路和门电路。延迟模块303根据第三控制信号V3对第三时钟信号CK3进行延迟操作后输出第四时钟信号CK4至检测模块304。在一实施方式中，延迟模块303包括两个相同的可调延迟单元。检测模块304对输入的第三时钟信号CK3和第四时钟信号CK4进行比对，并根据比对的结果输出反馈信号Va至控制模块305。在一实施方式中，检测模块304包括两个边沿触发器。控制模块305根据输入的反馈信号Va，输出第一控制信号V1、第二控制信号V2及第三控制信号V3。在一实施方式中，控制模块305可利用边沿触发器的反馈信号对延迟单元和选通器进行控制。具体如何控制延迟单元和选通器是现有技术，故在此不做赘述。在具体的实施方式中，检测模块304包括了两个边沿触发器本文档来自技高网...

【技术保护点】
一种时钟占空比校准及倍频电路，其特征在于，包括：选通模块，用于根据第一控制信号V1对输入的第一时钟信号CKin做反相后输出第二时钟信号CK2；校准模块，用于根据第二控制信号V2对第二时钟信号CK2进行占空比的调节，最终输出50％占空比的第三时钟信号CK3；延迟模块，用于根据第三控制信号V3对第三时钟信号CK3进行延迟操作后输出第四时钟信号CK4；检测模块，用于对输入的第三时钟信号CK3和第四时钟信号CK4进行比对，并根据比对的结果输出反馈信号Va；控制模块，用于根据输入的反馈信号Va，输出第一控制信号V1、第二控制信号V2及第三控制信号V3；倍频模块，用于对第三时钟信号CK3进行倍频操作，输出第五时钟信号CKout。

【技术特征摘要】
1.一种时钟占空比校准及倍频电路，其特征在于，包括：
选通模块，用于根据第一控制信号V1对输入的第一时钟信号CKin做反相
后输出第二时钟信号CK2；
校准模块，用于根据第二控制信号V2对第二时钟信号CK2进行占空比的调
节，最终输出50％占空比的第三时钟信号CK3；
延迟模块，用于根据第三控制信号V3对第三时钟信号CK3进行延迟操作后
输出第四时钟信号CK4；
检测模块，用于对输入的第三时钟信号CK3和第四时钟信号CK4进行比对，
并根据比对的结果输出反馈信号Va；
控制模块，用于根据输入的反馈信号Va，输出第一控制信号V1、第二控制
信号V2及第三控制信号V3；
倍频模块，用于对第三时钟信号CK3进行倍频操作，输出第五时钟信号
CKout。
2.如权利要求1所述的时钟占空比校准及倍频电路，其特征在于，所述校准
模块包括第一延迟单元和第二延迟单元及门电路，其中第一延迟单元和第
二延迟单元并联后连接门电路，所述第一延迟单元和第二延迟单元为相同
的可调延迟单元。
3.如权利要求2所述的时钟占空比校准及倍频电路，其特征在于，所述门电
路为与门电路或者或门电路。
4.如权利要求1所述的时钟占空比校准及倍频电路，其特征在于，所述延迟
模块包括：
第三延迟单元，用于对第三时钟信号CK3进行延迟处理；
第四延迟单元，用于对经第三延迟单元延迟过后的第三时钟信号CK3再进

\t行延迟处理，输出第四时钟信号CK4；
所述第三延迟单元和第四延迟单元串接，且为相同的可调延迟单元。
5.如权利要求1所述的时钟占空比校准及倍频电...

【专利技术属性】
技术研发人员：符卓剑，
申请(专利权)人：珠海全志科技股份有限公司，
类型：发明
国别省市：广东;44