一种时钟占空比校准电路制造技术

本发明专利技术涉及集成电路设计领域，公开了一种时钟占空比校准电路。本发明专利技术中，公开了一种时钟占空比校准电路，包括：脉冲发生器、脉宽调制器、触发器、比较器和低通滤波器；脉冲发生器，输入第一时钟信号，输出第二时钟信号；第二时钟信号的占空比小于50％；脉宽调制器，输入第二时钟信号和反馈信号，输出第三时钟信号；触发器，输入第三时钟信号，输出校准时钟信号；低通滤波器，输入校准时钟信号，输出第四时钟信号；比较器，正端输入第四时钟信号，负端输入参考电压，输出反馈信号。本发明专利技术实施方式相对于现有技术而言，可以提升任意占空比输入时钟的占空比校准精度，输出任意占空比时钟，且电路结构简单，芯片面积小，抗工艺、温度、电压变化影响高。

【技术实现步骤摘要】

本专利技术涉及集成电路设计领域，特别涉及一种时钟占空比校准电路。
技术介绍
随着电子技术的不断发展，以及电子控制技术不断的被应用并控制各种各样的电路系统。简单的控制线路只能实现接通工作元件电路或切断工作元件线路两种情况，也就是开或关。但这种简单的开关控制动作已经不能够满足许多精确控制系统工作的要求。而且，出于对系统控制精度的要求和受到功耗限制等多种因素，大多数的元件已经可以实现从渐开到渐闭的线型调控。这种渐开到渐闭的线性调控，就需要应用到占空比控制。在高速串行数据收发的时候，一般以降低工作时钟频率来降低功耗和噪声，所以在发送器时钟的上升沿和下降沿用来发送数据，同样在接收器的上升沿和下降沿用来对数据进行采样，这就要求时钟的占空比必须保证为50％。50％占空比的时钟广泛的应用于双数据率(DDR)的静态随机存取存储器SRAM，延迟锁相环(DDL)电路，双边采样的数模转换电路，使得它在上升沿和下降沿能够同时工作，提高信号的传输速率。如今在很多锁相环(PLL)参考时钟的倍频率电路中，倍频前必须将输入的参考时钟进行50％占空比的校准，从而使得倍频以后的时钟信号能够作为锁相环(PLL)的两倍频的参考时钟，整体提高锁相环(PLL)频率综合器的性能。在实现本专利技术过程中，专利技术人发现现有技术中时钟占空比校准电路系统设计复杂，占用芯片面积较大，此类校准电路的精准度易受工艺、温度、电压等影响，并且只能调整较小范围的占空比值进行校准，不可以进行任何时钟占空比校准，大大限制了
校准电路的实用性。另外，现有技术存在一种在高速CMOS时钟缓冲器下的脉宽控制循环电路，具体如图1所示：该方案将待调整的CKin，通过脉宽调整电路调整后将时钟信号CKout送至电荷泵1(CP1)和电容C1进行检测，然后通过比较器与参考电压进行比较，如果CKout的脉冲小于50％，则延长C1的充电时间使电容C1上的电压Vc增加，直到Vc的值大于参考电压Vref，从而使C3上电压升高，从而调节脉宽调制电路，使占空比减小，这样反复的进行检测反馈，使得整个系统达到一个平衡，CKout的输出占空比为50％，整个占空比校准电路采用了闭环形式。但是此方案存在如下几点缺陷：1)此方案通过一个三级反相器构成的环形振荡器和电荷泵CP2以及充电电容C2产生代表50％占空比的参考电压，这个方法产生的参考电压一方面电路复杂，而且环形振荡器必须通过小心的设计其上下PMOS管、NMOS的合理尺寸，保证得到一个占空比为50％的时钟，这个受工艺，温度等的的影响会较大，直接影响占空比调整精度。2)这个环形振荡器在高频条件下将消耗很大的功耗。3)在锁定状态下，Vref由CP2的充、放电流和电流源的输出阻抗共同决定，当电荷泵CP2存在失配时，Vref可能被被筘位到电源或地，则环路将不能正常工作；另外这个结构只能进行50％占空比的调整。4)整体系统设计复杂，具有两个电荷泵(CP1/CP2)，以及比较器有三个积分电容，将占用较大的芯片面积。现有技术还提供了一种纯数字电路实现的占空比校准电路，具体如图2所示：采用数字开环式占空比校准电路其工作思路大致：输入时钟Clkin通过延
迟链路(由若干个延迟量为t的延迟单元级联而成)，生成一系列等相位差的信号Clk[i]，Clk[i]上升沿激励触发器对Clkin进行采样，通过组合逻辑可以判断出Clkin下降沿相对于延迟链路的位置，具体的信号变化如图3所示。例如触发器从左到右采样结果依次为11111111110000，则Clkin下降沿位于1到0的两级延迟时钟之间，此时将与Clkin下降沿位置相对应的延迟时钟(如图3中的Clk[n+1])取反，然后分别对Clkin与/Clk[n+1]的上升沿、下降沿进行插相，假设理想的插相过程使插出的时钟沿正好处于两个被插沿的中间，则最终获得的时钟占空比将为50％。这一类结构本身采用了开环形式，其建立速度很快，然而这一类技术中存在的缺陷是:1)插相位置取决于反相器A、B的相对尺寸，易受工艺偏差的影响；2)每个延时单元之间受工艺、温度、电压等的影响存在差异，很难保证延时时间的一致性，从而大大的影响了占空比校准精度。3)插相过程仅在时钟有限的上升或下降时间中进行，从而大大限制了其可调频率和占空比，可调占空比范围仅为±10％，大大限制了实用性。
技术实现思路
本专利技术的目的在于提供一种时钟占空比校准电路，使得电路结构简单，占用芯片面积较小，且输出时钟信号的占空比精度得到大大提升，提高校准电路的抗集成电路工艺、温度、电压变化的影响。为解决上述技术问题，本专利技术的实施方式提供了一种时钟占空比校准电路，包括：脉冲发生器、脉宽调制器、触发器、比较器和低通滤波器；脉冲发生器，输入第一时钟信号，输出第二时钟信号；第二时钟信号的
占空比小于50％；脉宽调制器，输入第二时钟信号和反馈信号，输出第三时钟信号；触发器，输入第三时钟信号，输出校准时钟信号；低通滤波器，输入校准时钟信号，输出第四时钟信号；比较器，正端输入第四时钟信号，负端输入参考电压，输出反馈信号。本专利技术实施方式相对于现有技术而言，脉冲发生器对于以任意占空比输入的时钟信号，输出占空比小于50％的时钟信号，输入该校准电路的时钟信号的占空比是任意、可变大小数值的。脉宽调制器对输入的时钟信号和反馈信号进行脉宽调节，由于信号被不断的反馈到脉宽调制器的一个输入端，由此，输入信号才被进行不断地脉宽调节。并且脉宽调制器、触发器、低通滤波器和比较器共同构成一个闭环电路，闭环电路的结构比较稳定、劳固，不容易受到外界的信号干扰，因此具有较强的鲁棒性，并且闭环形式可以进行连续的校准，使得不断调节输入的时钟信号脉宽，逼近比较器输出的反馈信号，直至建立平衡状态，校准精度得到不断提高。低通滤波器将高于截止频率的时钟信号过滤，减小输出时钟信号，降低输出信号的幅度，减少高频信号的干扰。本专利技术实施方式中校准电路即使输入任意大小的占空比的时钟信号，输出的时钟信号也会被校准为预定的占空比，且校准精度得到大大提升，电路同时减少了突变高频信号的干扰，具有较强的鲁棒性，同时，抗集成电路工艺、温度、电压变化的影响也得到了提高。另外，脉冲发生器中，具体包括：延时单元和与非门；与非门的第一输入端为脉冲发生器的输入端，第二输入端通过延时单元连接与非门的第一输入端，与非门的输出端作为脉冲发生器的输出端；延时单元的延时时间小于第一时钟信号的周期的1/2。根据占空比的计算公式，占空比为信号脉冲时间除以该信号的周期，延时单元延时时间小于第一时钟信号的周期的1/2，即经过与非门等一系列的逻辑运算，脉冲时间除以该信号的周期小于1/2，
产生一个占空比小于50％的信号。脉冲发生器包括延时单元和与非门，延时单元和与非门组成固定的结构形式，产生所需的占空比信号，结构简单，实现性好。另外，与非门的第二输入端通过至少一个第一反相器连接延时单元。延时单元进行信号延时后可以有多次反相操作，反相器可以作为缓存器，加强了电路的驱动能力。另外，触发器为施密特触发器。施密特触发器提高了脉宽调制器输出信号的抗干扰能力，增强了信号的抗噪声和抖动的能力，并且加强了脉宽调制器驱动能力。另外，低通滤波器为电阻电容RC滤波器。RC滤波器将突本文档来自技高网...

【技术保护点】
一种时钟占空比校准电路，其特征在于，包括：脉冲发生器、脉宽调制器、触发器、比较器和低通滤波器；所述脉冲发生器，输入第一时钟信号，输出第二时钟信号；所述第二时钟信号的占空比小于50％；所述脉宽调制器，输入所述第二时钟信号和反馈信号，输出第三时钟信号；所述触发器，输入所述第三时钟信号，输出校准时钟信号；所述低通滤波器，输入所述校准时钟信号，输出第四时钟信号；所述比较器，正端输入所述第四时钟信号，负端输入参考电压，输出所述反馈信号。

【技术特征摘要】
1.一种时钟占空比校准电路，其特征在于，包括：脉冲发生器、脉宽调制器、触发器、比较器和低通滤波器；所述脉冲发生器，输入第一时钟信号，输出第二时钟信号；所述第二时钟信号的占空比小于50％；所述脉宽调制器，输入所述第二时钟信号和反馈信号，输出第三时钟信号；所述触发器，输入所述第三时钟信号，输出校准时钟信号；所述低通滤波器，输入所述校准时钟信号，输出第四时钟信号；所述比较器，正端输入所述第四时钟信号，负端输入参考电压，输出所述反馈信号。2.根据权利要求1所述的时钟占空比校准电路，其特征在于，所述脉冲发生器中，具体包括：延时单元和与非门；所述与非门的第一输入端为所述脉冲发生器的输入端，第二输入端通过所述延时单元连接所述与非门的第一输入端，所述与非门的输出端作为所述脉冲发生器的输出端；所述延时单元的延时时间小于所述第一时钟信号的周期的1/2。3.根据权利要求2所述的时钟占空比校准电路，其特征在于，所述与非门的第二输入端通过至少一个第一反相器连接所述延时单元。4.根据权利要求1所述的时钟占空比校准电路，其特征在于，所述脉宽调制器为伪反相器。5.根据权利要求4所述的时钟占空比校准电路，其特征在于，所述脉宽调制器具体包括：第一P沟道金属氧化物半导体场效应晶体管PMOS管
\t和第一N沟道金属氧化物半导体场效应晶体管NMOS管；所述第一PMOS管的漏极接高电平，栅极接所述比较器的输出端，源极接所述第一NMOS管的漏极；所述第一N...

【专利技术属性】
技术研发人员：楼文峰，凌宇，谢循，
申请(专利权)人：泰凌微电子上海有限公司，
类型：发明
国别省市：上海;31