用于移位决定的装置及方法制造方法及图纸

本发明专利技术包含用于移位决定的装置及方法。示例性装置包含存储器器件。所述存储器器件包含存储器单元阵列及经由多个感测线耦合到所述阵列的感测电路。所述感测电路包含：感测放大器及计算组件，其经耦合到感测线且经配置以实施逻辑运算；及决定组件，其经配置以基于所述阵列中的存储器单元的确定功能性来实施数据移位。

【技术实现步骤摘要】
【国外来华专利技术】用于移位决定的装置及方法
本专利技术大体上涉及半导体存储器及方法，且更特定来说，涉及用于移位决定的装置及方法。
技术介绍
通常提供存储器器件作为计算机或其它电子系统中的内部半导体集成电路。存在包含易失性存储器及非易失性存储器的许多不同类型的存储器。易失性存储器可能需要电力来维持其数据(例如，主机数据、错误数据等)，且尤其包含随机存取存储器(RAM)、动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、同步动态随机存取存储器(SDRAM)及闸流管随机存取存储器(TRAM)。非易失性存储器可在未被供电时通过保存经存储数据来提供持续数据，且可尤其包含“反及”闪速存储器、“反或”闪速存储器及电阻可变存储器，例如相变随机存取存储器(PCRAM)、电阻性随机存取存储器(RRAM)及磁阻随机存取存储器(MRAM)，例如自旋力矩转移随机存取存储器(STTRAM)。电子系统通常包含数个处理资源(例如，一或多个处理器)，其可检索及执行指令且将经执行指令的结果存储到适合位置。处理器可包括数个功能单元(例如算术逻辑单元(ALU)电路、浮点单元(FPU)电路及组合逻辑块)，其(例如)可用以通过对数据(例如，一或多个操作数)执行逻辑运算(例如“及”、“或”、“非”、“反及”、“反或”及“互斥或”)及反相逻辑运算来执行指令。例如，功能单元电路可用以经由数个逻辑运算来对操作数执行算术运算，例如加法、减法、乘法及除法。电子系统中的数个组件可涉及：将指令提供到功能单元电路来执行。指令可(例如)由处理资源(例如控制器及主机处理器)执行。数据(例如，将对其执行指令的操作数)可存储在可由功能单元电路存取的存储器阵列中。指令及数据可从存储器阵列检索且在功能单元电路开始对数据执行指令之前被排序及缓冲。此外，由于可在一或多个时钟周期中透过功能单元电路来执行不同类型的运算，因此也可使指令及数据的中间结果排序及缓冲。在许多情况中，处理资源(例如，处理器及相关联功能单元电路)可位于存储器阵列外，且经由处理资源与存储器阵列之间的总线来存取数据以执行一组指令。可改良存储器中处理器器件的处理性能，其中处理器可实施在存储器内及存储器附近(例如，直接实施在相同于存储器阵列的芯片上)。存储器中处理器器件可通过减少及消除外部通信来节约时间且还可节省电力。然而，存储器中处理器器件的存储器阵列中的数据的移位(例如，向右或向左)可受存储器阵列中的邻近列存储器单元中的一或多个存储器单元的操作状态(例如，功能性)影响。附图说明图1A是根据本专利技术的数个实施例的呈包含存储器器件的计算系统的形式的装置的框图。图1B是根据本专利技术的数个实施例的存储器器件的存储体区段的框图。图1C是根据本专利技术的数个实施例的存储器器件的存储体的框图。图2是说明根据本专利技术的数个实施例的耦合到感测电路的存储器阵列的一部分的示意图。图3是说明根据本专利技术的数个实施例的耦合到感测电路的存储器阵列的一部分的另一示意图。图4是说明根据本专利技术的数个实施例的耦合到感测线的感测电路的示意图。图5A到5C是说明根据本专利技术的数个实施例的存储器器件的感测电路的一部分的示意图。具体实施方式本专利技术包含用于例如对用于存储器中处理器(PIM)结构中的数据做移位决定的装置及方法。在至少一个实施例中，所述装置包含存储器器件。所述存储器器件包含存储器单元阵列及经由多个感测线耦合到所述阵列的感测电路。所述感测电路包含：感测放大器及计算组件，其经耦合到感测线且经配置以实施逻辑运算；及决定组件，其经配置以基于所述阵列中的存储器单元的确定功能性来实施数据移位。如下文将更详细描述，实施例可允许主机系统分配一或多个DRAM存储体中的数个位置(例如，子阵列及子阵列的部分)来保存(例如，存储)数据。主机系统及控制器可对程序指令(例如，PIM命令指令)及数据的整个块执行地址解析且指导(例如，控制)将数据及命令分配及存储到经分配位置(例如，目的地(例如，目标)存储体内的子阵列及子阵列的部分)中。写入数据及命令可利用到DRAM器件的正常DRAM写入路径。如读者将明白，尽管相对于本文呈现的实例来讨论DRAM型PIM器件，但实施例不限于PIMDRAM实施方案。例如，当列中的至少一个存储器单元无法达到预期水平且可因此被称为“有缺陷”时，DRAM列修复的先前方法已包含使用其列中的所有存储器单元以预期水平(例如，正常)运行的列来取代其中至少一个存储器单元具有缺陷功能的列。尽管其中至少一个存储器单元具有缺陷功能的列可位于存储器单元阵列中的任何位置处，但替代地将数据从具有缺陷功能性的列所转移(例如，写入或移位)到的列(其中所有存储器单元以正常水平运行)位于阵列的端(例如，相对于具有缺陷功能性的列的左端及/或右端)处的物理位置处。对于PIMDRAM实施方案，先前方法可干扰功能操作。例如，在PIMDRAM存储器中，数据(例如，数据值、数据状态、逻辑状态、操作数等中的一或多者)可从一列(例如，向左或向右)移位到另一列(例如，到相邻或邻近列)。因而，数据可在移位操作期间移位到的所有列应在物理上定位成彼此相对靠近以促进移位操作。据此，本专利技术呈现可通过(例如)在移位操作期间从其中至少一个存储器单元具有缺陷功能性的列的块跳到(例如，跃到)(例如)其中所有存储器单元具有正常功能性的下一块来改良PIMDRAM实施方案中的先前方法的结构及过程，如本文所描述。本专利技术还呈现涉及决定跳过列的哪个块及使数据移位到哪列的结构及过程。另外，在先前方法中，可将数据从阵列及感测电路(例如，经由包括输入/输出(I/O)线的总线)转移到处理资源(例如，处理器、微处理器及计算引擎)，所述处理资源可包括经配置以执行适当逻辑运算的ALU电路及其它功能单元电路。然而，将数据从存储器阵列及感测电路转移到此(类)处理资源可涉及大量电力消耗。即使处理资源位于相同于存储器阵列的芯片上，但在将数据从阵列移出到计算电路(其可涉及执行感测线(其在本文中可指数据线或数字线)地址存取(例如，触发列解码信号)以将数据从感测线转移到I/O线(例如，区域I/O线及全局I/O线)上、将数据移动到阵列外围及将数据提供到计算功能)时可消耗大量电力。此外，处理资源(例如，计算引擎)的电路可不遵守与存储器阵列相关联的间距规则。例如，存储器阵列的单元可具有4F2或6F2的单元尺寸，其中“F”是对应于单元的特征尺寸。因而，与先前PIM系统的ALU电路相关联的器件(例如，逻辑门)不能以与存储器单元相同的间距形成，此可影响(例如)芯片尺寸及存储器密度。本专利技术的数个实施例包含以与存储器单元阵列相同的间距形成的感测电路及逻辑电路。感测电路及逻辑电路能够对存储器单元阵列的区域数据执行感测、计算、决定及存储(例如，高速缓存)功能。为了明白本文所描述的改良数据移位决定技术，下文将讨论用于实施此类技术的装置，例如，具有PIM能力及相关联主机的存储器器件。根据各种实施例，涉及具有PIM能力的存储器器件的程序指令(例如，PIM命令)可将PIM命令及数据的实施方案分布在多个感测电路(其可实施逻辑运算且可移动PIM命令及数据并将PIM命令及数据存储在存储器阵列内，例如，而不必使PIM命令及数据通过A/C及数据总线在主机与存储器器件之间来回转移)上。因此，可在较少时本文档来自技高网...

【技术保护点】
一种装置，其包括：存储器器件，其包括：存储器单元阵列；及感测电路，其经由多个感测线耦合到所述阵列，所述感测电路包含：感测放大器及计算组件，其经耦合到感测线且经配置以实施逻辑运算；及决定组件，其经配置以基于所述阵列中的存储器单元的确定功能性来实施数据的移位。

【技术特征摘要】
【国外来华专利技术】2015.03.10 US 62/130,7131.一种装置，其包括：存储器器件，其包括：存储器单元阵列；及感测电路，其经由多个感测线耦合到所述阵列，所述感测电路包含：感测放大器及计算组件，其经耦合到感测线且经配置以实施逻辑运算；及决定组件，其经配置以基于所述阵列中的存储器单元的确定功能性来实施数据的移位。2.根据权利要求1所述的装置，其中所述装置进一步包括控制器，所述控制器经配置以耦合到所述阵列及所述感测电路。3.根据权利要求1所述的装置，其中所述多个感测线分割成数个块。4.根据权利要求1所述的装置，其中所述装置进一步包括：指标组件，其经耦合到所述决定组件以提供所述确定功能性。5.根据权利要求1到4中任一权利要求所述的装置，其中所述指标组件经配置以在所述阵列通电时使用所述确定功能性来设置以对所述决定组件指示：所述多个感测线的相邻块中的所有存储器单元的正常功能性；或所述多个感测线的所述相邻块中的存储器单元的缺陷功能性。6.根据权利要求1到4中任一权利要求所述的装置，其中所述装置进一步包括：移位电路，其经配置以使数据值从经耦合到第一感测线的存储器单元移位到经耦合到第二感测线的存储器单元。7.根据权利要求1到4中任一权利要求所述的装置，其中：所述感测放大器包含主锁存器且所述计算组件包含副锁存器；且所述第一锁存器及所述副锁存器经配置以使数据值从经耦合到第一感测线的存储器单元移位到经耦合到第二感测线的存储器单元。8.根据权利要求7所述的装置，其中将所述第一感测线分配给第一块中的多个感测线且将所述第二感测线分配给第二块中的多个感测线。9.根据权利要求1到4中任一权利要求所述的装置，其中感测线的相邻块中的多个感测线中的所述存储器单元的所述确定功能性的指标经配置以输入到所述决定组件。10.根据权利要求1到4中任一权利要求所述的装置，其中所述决定组件经配置以基于感测线的相邻块中的多个感测线中的所述存储器单元的所述确定功能性的指标的输入来决定所述数据的所述移位。11.根据权利要求1到4中任一权利要求所述的装置，其中所述决定组件经配置以在实施所述数据到多个感测线的相邻块的移位与实施所述数据到多个感测线的非相邻块的移位之间做出决定。12.根据权利要求11所述的装置，其中：所述相邻块的所述决定组件经耦合到所述非相邻块；且所述相邻块的所述决定组件经配置以指导所述数据移位到所述非相邻块的所述多个感测线。13.一种装置，其包括：控制器，其经耦合到存储器器件，其中所述存储器器件包括：存储器单元阵列；感测电路，其处于与所述阵列相同的间距且经由多个感测线耦合到所述阵列，其中所述感测电路包含：感测放大器，其经耦合到感测线；计算组件，其经耦合到所述感测放大器；及决定组件，其经配置以基于多个感测线的相邻块中的存储器单元的确定功能性来决定数据的移位；及移位电路，其经配置以根据所述移位决定来选择性地执行数据值从经耦合到第一感测线的存储器单元到经耦合到第二感测线的存储器单元的移位。14.根据权利要求13所述的装置，其中所述决定组件经耦合到所述多个感测线的所述相邻块中的多个感测放大器及耦合计算组件的相邻感测放大器及计算组件中的至少一者。15.根据权利要求13所述的装置，其中所述存储器单元阵列是动态随机存取存储器DRAM单元阵列。16.根据权利要求13所述的装置，其中所述感测放大器经耦合到一对互补感测线。17.根据权利要求13所述的装置，其中所述装置进一步包括：指标组件，其经耦合到所述决定组件以将所述确定功能性输入为所述相邻块中的所有存储器单元的正常功能性或所述存储器单元的缺陷功能性。18.根据权利要求13到17中任一权利要求所述的装置，其中：所述控制器经配置以指导将指标值输入到指标组件；所述指标值指示所述相邻块中的所有存储器单元的正常功能性或所述存储器单元的缺陷功能性；且所述指标值由所述指标组件存储以用于输入到所述决定组件。19.根据权利要求13到17中任一权利要求所述的装置，其中：所述决定组件经配置以基于所述确定功能性来指导跳过所述多个感测线的所述相邻块而到多个感测线的非相邻块；且所述确定功能性指示所述相邻块中的所述存储器单元的缺陷功能性。20.根据权利要求19所述的装置，其中所述移位电路经配置以在数据移位操作期间执行跳过所述多个感测线的所述相邻块而到所述多个感测线的所述非相邻块。21.根据权利要求20所述的装置，其中所述移位电路经配置以对行区段中的感测线执行在所述跳到所述非相邻块的方向上的一个块的数据移位。22.根据权利要求13到17中任一权利要求所述的装置，其中所述阵列经配置以具有用于一行存储器单元中的存储器单元的多个感测线的补充块。23.根据权利要求22所述的装置，其中：所述行经配置具有多个补充块；且其中以相对于耦合到所述多个感测线的多个块的固定间隔提供所述多个补充块。24.根据权利要...

【专利技术属性】
技术研发人员：G·E·胡申，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：美国,US