The invention relates to an adjustable output driver circuit, which can adjust the output voltage amplitude, output current, rising speed and output symmetry. A limiting output amplifier is used to provide a driving signal that meets the requirements of the bus transmission. After the adjustment of anti fuse digital correction circuit can realize the network anti fuse adjusting bit write and read, the amplitude of the output voltage can be adjusted to achieve a wide range of output amplitude precision adjustment, driving speed rise rate adjustment can adjust the output driver, symmetrical output adjustable limiting amplitude by adjusting the whole positive and negative output limiter circuit. Adjust the drive output due to the chip chip PAD asymmetry, the positive and negative ends of wire bonding, shell and tube circuit wiring, the problem of output caused by symmetry and external transformer chip peripheral output impedance difference. The online test drive bus signal through the output of high current after adjustment, adjust the detection peak amplitude limiting output amplifier for driving output bus signal limiting output, improve the performance of signal parameters.
【技术实现步骤摘要】
一种输出可调驱动器电路
本专利技术涉及一种输出可调驱动器电路,即一种高速大电流限幅驱动电路,属于驱动电路的
技术介绍
数据通信总线驱动器电路的作用为将经数据编码器编码的信号转换为符合总线传输特性要求的数据通信总线信号。在集成电路中,普通结构的驱动电路一般采用常规功率放大实现一定驱动能力的输出驱动,而且参数指标极大依赖于工艺条件,很难满足数据通信总线传输中要求的驱动速度,驱动能力,输出对称性,过零稳定性,输出过冲和振铃参数指标要求。
技术实现思路
本专利技术的技术解决问题为:克服现有技术不足,提出一种输出可调驱动器电路,即一种新的主要用于适合数据通信总线传输特型指标要求的高速大电流限幅驱动电路,可以克服工艺容差实现满足数据通信协议电参数参数指标要求。主要电参数指标满足最大输出驱动电流800mA,信号速率1M的总线驱动特征,输出幅度18V至27V(变压器耦合模式),上升速率100ns至300ns,过零稳定性小于25ns。本专利技术的技术解决方案为:一种输出可调驱动器电路,包括:差分运放111A、差分运放112A、电阻120A、电阻121A、PMOS管123A、N ...
【技术保护点】
一种输出可调驱动器电路,其特征在于包括:差分运放111A、差分运放112A、电阻120A、电阻121A、PMOS管123A、NMOS管115A、NMOS管124A、差分反馈运放113A、差分反馈运放114A、反馈电阻122A、反馈电阻116A、限幅二极管D32、基准源118、输出参数调整电路117、缓冲运算放大器119、差分运放111B、差分运放112B、电阻120B、电阻121B、PMOS管123B、NMOS管115B、NMOS管124B、差分反馈运放113B、差分反馈运放114B、反馈电阻122B、反馈电阻116B、偏置二极管D32、基准源118、缓冲运算放大器119; ...
【技术特征摘要】
1.一种输出可调驱动器电路,其特征在于包括:差分运放111A、差分运放112A、电阻120A、电阻121A、PMOS管123A、NMOS管115A、NMOS管124A、差分反馈运放113A、差分反馈运放114A、反馈电阻122A、反馈电阻116A、限幅二极管D32、基准源118、输出参数调整电路117、缓冲运算放大器119、差分运放111B、差分运放112B、电阻120B、电阻121B、PMOS管123B、NMOS管115B、NMOS管124B、差分反馈运放113B、差分反馈运放114B、反馈电阻122B、反馈电阻116B、偏置二极管D32、基准源118、缓冲运算放大器119;外部差分信号输入正端IN+连接差分运放111A的正端,外部差分信号输入负端IN-连接差分运放111A的负端;差分运放111A输出正端连接电阻120A的一端和差分运放112A的正输入端,接地电阻120A的另一端接地GND;差分运放111A输出负端连接电阻121A的一端和差分运放112A的负输入端,接地电阻121A的另一端接地GND;差分运放112A的输出端连接PMOS管123A的栅极,PMOS管123A的源极连接电源VDD;,PMOS管123A的漏极连接NMOS管115A栅极和NMOS管124A的漏极;NMOS管115A源极接地;漏级接外部输出TXOUT-和反馈电阻122A的一端,122A的另一端连接限幅二极管D32的正极和反馈电阻116A的一端;反馈电阻116A的另一端连接差分运放114A的正输入端,差分运放114A的负输入端连接输出参数调整电路117的输出;差分反馈运放114A的正输出连接差分反馈运放113A的负输入端,差分反馈运放114A的负输出端连接差分反馈运放113A的正输入端;差分反馈运放113A的输出连接NMOS管124A的栅极,NMOS管124A的源极接地;外部差分信号输入正端IN+连接差分运放112B的负端,外部差分信号输入负端IN-连接差分运放112B的正端;差分运放112B输出正端连接电阻120B的一端和差分运放111B的正输入端,接地电阻120B的另一端接地GND;差分运放112B输出负端连接电阻121B的一端和差分运放111B的负输入端,接地电阻121B的另一端接地GND;差分运放111B的输出端连接PMOS管123B的栅极,PMOS管123B的源极连接电源VDD;PMOS管123B的漏极连接NMOS管115B栅极和NMOS管124B的漏极;NMOS管115B源极接地;漏级接外部输出TXOUT+和反馈电阻122B的一端,122B的另一端连接限幅二极管D32的正极和反馈电阻116B的一端;反馈电阻116B的另一端连接差分运放...
【专利技术属性】
技术研发人员:牛世琪,张奇荣,郭楹,张涛,徐静娴,
申请(专利权)人:北京时代民芯科技有限公司,北京微电子技术研究所,
类型:发明
国别省市:北京,11
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