半导体存储器制造技术

本发明专利技术涉及半导体存储器。提供与互补读出和使用了参照信号的读出对应并且抑制了位线间的噪声的传播的半导体存储器。第一存储器区域具有：配置成j行k列的存储器单元、上位位线、字线、连接于上位位线的每2条的读出放大器、连接于上位位线的下位位线、由与第奇数行的存储器单元连接的板线和与第偶数行的存储器单元连接的板线构成的板线对、以及将与读出放大器连接的2条上位位线之中的一条或另一条固定为规定的电位的放电信号线对。第二存储器单元具有：配置成j行m列的存储器单元、字线、下位位线、每一条与在行向上配置的存储器单元连接的板线、以及被设置为在与下位位线分离后的位置与下位位线相邻的屏蔽布线。

Semiconductor memory

The invention relates to a semiconductor memory. A semiconductor memory that provides read readout corresponding to complementary readout and reference signals and inhibits the propagation of noise between bit lines is provided. The first memory area has a memory unit, a upper bit line, a word line, every 2 readout amplifiers connected to the upper position line, a lower bit line connected to the upper position line, a plate line connected with the memory unit of the odd number, and a board connected to the memory unit of the even number of memory units that are connected to the upper bit line, the memory unit, the upper bit line, the word line, the j line, the line, the word line, the line, the line, the upper bit line, the lower bit line connected to the upper position line, the lower bit line connected to the upper position line, the line of the upper bit line, the line of the lower bit line connected to the upper position line, and the plate line connected with the memory unit of the odd number. The line pair and the discharge signal line pair of one of the 2 upper bit lines connected to the readout amplifier is fixed to the prescribed potential. The second memory unit has a memory unit, a word line, a lower bit line configured into a j row of M columns, a plate line connected to each of the memory units in the row, and a shielded wiring that is set adjacent to the lower bit line after the separation of the lower bit line.

【技术实现步骤摘要】
半导体存储器
本专利技术涉及半导体存储器。
技术介绍
作为非易失性的半导体存储装置，已知有将铁电材料用作电容器的铁电存储器（FerroelectricRandomAccessMemory：FeRAM）。铁电存储器被区别为由晶体管和铁电电容（电容器）构成的将来自1个存储器单元的信号和参照信号比较来进行数据的读出的1T1C型、以及将来自2个1组的存储器单元的互补信号比较来进行数据的读出（以下，称为互补读出）的2T2C型。近年来，已知有将1T1C型的存储器区域和2T2C型的存储器区域并存设置的存储装置（例如，专利文献1）。在铁电存储器那样的半导体存储器中，并行设置有多条位线。因此，在存储器读出时相邻的位线彼此干扰，在位线间产生噪声。由于该位线间的噪声，产生读出富余（读出裕度）的降低。因此，为了防止读出富余的降低，考虑了通过构成为使成对的位线交叉且与相邻的其他的位线对的位线的并走距离分别相等而各位线均等地承担噪声的半导体存储器（例如，专利文献2）。此外，考虑了通过使与所选择的位线相邻的位线为非选择并固定为接地电位来防止位线间的噪声的方法（例如，专利文献3）。现有技术文献专利文献专利文献1：日本文档来自技高网...

【技术保护点】
一种半导体存储器，具有第一存储器区域和第二存储器区域，其特征在于，所述第一存储器区域具有：j×k个存储器单元，被配置成j行k列，其中，j为正的偶数，k为自然数；j条上位位线，每一条连接于所述j×k个存储器单元之中的在行向上配置的k个存储器单元；（1/2）j个读出放大器，分别连接于所述j条上位位线之中的每2条；j×k条下位位线，与所述j×k个存储器单元对应地设置，每一条连接于所述j条上位位线之中的1条；k条第一字线，沿着所述j×k个存储器单元之中的在列向上配置的j个存储器单元设置；k个板线对，被设置为与所述j条上位位线交叉，由与所述j×k个存储器单元之中的第奇数行的存储器单元连接的第一板线和与第...

【技术特征摘要】
2016.10.28 JP 2016-2120821.一种半导体存储器，具有第一存储器区域和第二存储器区域，其特征在于，所述第一存储器区域具有：j×k个存储器单元，被配置成j行k列，其中，j为正的偶数，k为自然数；j条上位位线，每一条连接于所述j×k个存储器单元之中的在行向上配置的k个存储器单元；（1/2）j个读出放大器，分别连接于所述j条上位位线之中的每2条；j×k条下位位线，与所述j×k个存储器单元对应地设置，每一条连接于所述j条上位位线之中的1条；k条第一字线，沿着所述j×k个存储器单元之中的在列向上配置的j个存储器单元设置；k个板线对，被设置为与所述j条上位位线交叉，由与所述j×k个存储器单元之中的第奇数行的存储器单元连接的第一板线和与第偶数行的存储器单元连接的第二板线构成；以及放电信号线对，由以能将所述j条上位位线之中的与所述（1/2）j个读出放大器的各个连接的每2条上位位线的一条连接于规定的电位的方式设置的第一放电信号线和以能将另一条连接于所述规定的电位的方式设置的第二放电信号线构成，所述第二存储器区域具有：j×m个存储器单元，每一个连接于所述第一存储器区域的所述j条上位位线之一，被配置成j行m列，其中，m为自然数；j条下位位线，与所述第一存储器区域的所述j条上位位线对应地设置；m条第二字线，沿着所述j×m个存储器单元之中的在列向上配置的j个存储器单元设置；m条第三板线，沿着所述j×m个存储器单元之中的在列向上配置的j个存储器单元设置；以及j条屏蔽布线，被设置在与所述第一存储器区域的所述j条上位位线分离后的位置，并且被设置为每一条与所述j条下位位线之中的在行向上配置的m条下位位线相邻。2.根据权利要求1所述的半导体存储器，其特征在于，所述第一存储器区域的所述j×k个存储器单元的每一个具有：与所述j×k条下位位线之中的对应地设置的下位位线连接的存储器单元晶体管、以及与构成所述k个板线对的所述第一板线和所述第二板线的任一条连接的铁电电容，所述第二存储器区域的所述j×m个存储器单元具有：连接于所述j条下位位线之中的对应的下位位线的存储器单元晶体管、以及连接于所述m条板线的任一个的铁电电容。3.根据权利要求1或2所述的半导体存储器，其特征在于，所述规定的电位为接地电位，所述放电信号线对将所述j条上位位线之中的与所述（1/2）j个读出放大器的各个连接的每2条上位位线的任一条连接于接地电位。4.根据权利要求1至3的任一项所述的半导体存储器，其特征在于，...

【专利技术属性】
技术研发人员：山田和志，
申请(专利权)人：拉碧斯半导体株式会社，
类型：发明
国别省市：日本,JP