具有不均匀沟槽氧化物层的半导体器件制造技术

一种半导体器件，包括在外延层中形成的沟槽以及内衬于所述沟槽的侧壁的氧化物层。所述氧化物层的厚度是不均匀的，使得所述氧化物层朝向所述沟槽的顶部的厚度比其朝向所述沟槽的底部的厚度薄。所述外延层可以具有不均匀的掺杂浓度，其中所述掺杂浓度根据所述氧化物层的所述厚度而变化。

【技术实现步骤摘要】
【国外来华专利技术】具有不均匀沟槽氧化物层的半导体器件
技术介绍
击穿电压提供半导体器件(例如，金属氧化物半导体场效应晶体管(MOSFET)器件)在反向电压条件下承受击穿的能力的指示。为了实现节能的功率转换系统，功率MOSFET(例如，设计用于处理中等电压到高电压电平的MOSFET)应具有低传导损耗。通过降低漏极和源极之间的导通电阻RDS(导通)，可以降低传导损耗。但是，降低RDS(导通)会对击穿电压产生不利影响。MOSFET中的漂移区是通过外延(epi)技术生长的相对高电阻率层，并被设计为实现电特性(诸如击穿电压和导通电阻)的特定值。对于中等电压(例如100V)到高电压(例如600V)器件，导通电阻的主要部分来自漂移区电阻。例如，对于200V器件，分析显示，总导通电阻的88％是由漂移区电阻造成的，而只有6％是由沟道电阻造成的，5％是由封装电阻造成的，且1％是由衬底电阻造成的。因此，减小漂移区电阻可以对减小总导通电阻做出重大贡献。然而，尽管外延层的漂移区中的电阻率的降低可以对RDS(导通)产生有利影响，但是通常这种降低意味着预计击穿电压将受到如上所述的不利影响。因此，提供漂移区中的电阻率降低并因此降低导通电阻，但是不会对击穿电压产生不利影响的半导体器件(例如，MOSFET)将是有价值的。
技术实现思路
总的来说，根据本专利技术的实施例涉及半导体器件，例如但不限于功率MOSFET(包括但不限于双沟槽MOSFET)，其具有内衬于连接到源极的沟槽的不均匀氧化物层。这样的器件将具有漂移区中的较低的电阻率和较低的导通电阻，但将具有与常规MOSFET(但除了相当的MOSFET以外)相同或几乎相同的击穿电压。更具体地，在实施例中，半导体器件包括与衬底层相邻设置的外延层和在外延层中形成的沟槽。氧化物层内衬于每一个沟槽的侧壁。沟槽填充有材料，例如连接到源极的多晶硅。氧化物层沿着每个沟槽的侧壁具有不均匀的厚度。例如，氧化物层在距沟槽的底部第一距离处的厚度小于氧化物层在底部处的厚度，并且氧化物层在距离底部第二距离(大于第一距离)处的厚度小于氧化物层在第一距离处的厚度。通常，在根据本专利技术的实施例中，氧化物层在沟槽的顶部或其附近最薄，并且朝向沟槽的底部较厚。在实施例中，外延层具有不均匀的掺杂浓度。在这样的实施例中，掺杂浓度根据氧化物层的厚度而变化。更具体地，在实施例中，掺杂浓度在氧化物层越薄时越高，而在氧化物层越厚时越低。因此，在上述示例中，第一距离处的掺杂浓度小于第二距离处的掺杂浓度。根据本专利技术实施例中的沟槽中不均匀的氧化物层厚度通过根据氧化物层的厚度调整(tailor)外延层中的掺杂浓度来提供改善外延层中的漂移区中的电荷平衡的机会，从而导致在相同的击穿电压下降低的(改善的)导通电阻。本领域技术人员在阅读了在各个附图中示出的以下详细描述之后，将认识到根据本专利技术的实施例的这些及其他目的和优点。附图说明并入本说明书中并形成本说明书的一部分的附图示出了本专利技术的实施例，并且与说明书一起用于解释本专利技术的原理。在整个附图和说明书中，相似的编号指示相似的元件。附图可能不是按比例绘制的。图1A示出了根据本专利技术的实施例中的半导体器件的一部分的示例。图1B示出了根据本专利技术的实施例中的半导体器件的一部分的示例。图2示出了根据本专利技术的实施例中的半导体器件的一部分的示例。图3示出了根据本专利技术的实施例中的半导体器件的一部分的示例。图4示出了根据本专利技术的实施例中的半导体器件的一部分的示例。图5是根据本专利技术的实施例中的用于制造半导体器件的操作的示例的流程图。图6、图7、图8、图9、图10、图11、图12和图13示出了根据本专利技术的实施例中的制造过程的各个阶段的半导体器件的一部分。具体实施方式在以下对本专利技术的详细描述中，阐述了许多具体细节以便提供对本专利技术的透彻理解。然而，本领域技术人员将会认识到，本专利技术可以不具有这些具体细节或具有其等同物而被实践。在其他情况下，众所周知的方法、程序、部件和电路未被详细描述，以免不必要地模糊本专利技术的各方面。以下详细描述的一些部分是按照用于制造半导体器件的操作的程序、逻辑块、处理和其他符号表示来呈现的。这些描述和表示是半导体器件制造领域的技术人员用来最有效地将其工作的实质传达给本领域其他技术人员的手段。在本申请中，程序、逻辑块、过程等被认为是导致期望结果的步骤或指令的自洽(self-consistent)序列。步骤是需要对物理量进行物理操纵的步骤。然而应记住，所有这些和类似术语将与适当的物理量相关联，并且仅为应用于这些量的便捷标签。除非特别声明，否则从下面的讨论中明显看出，应理解，在整个本申请中，利用诸如“形成”、“执行”、“产生”、“沉积”、“蚀刻”、“添加”、“移除”等术语的讨论是指半导体器件制造的动作和过程(例如，图5的过程500)。应理解，附图不一定按比例绘制，并且仅示出了所描绘的器件和结构的部分以及形成那些结构的各种层。为了简化讨论和说明，针对一个或两个器件或结构来描述该过程，但是实际上可以形成多于一个或两个器件或结构。术语“沟道”在本文中以可接受的方式使用。也就是说，电流在MOSFET内的沟道中移动，从源极连接到漏极连接。沟道可以由n型或p型半导体材料制成；因此，MOSFET被指定为n沟道或p沟道器件。本公开是在n沟道器件的情景中呈现；然而，根据本专利技术的实施例不限于此。也就是说，本文描述的特征可以被用在p沟道器件中。本公开可以通过在讨论中将n型掺杂剂和材料替换为对应的p型掺杂剂和材料而容易地映射到p沟道器件，且反之亦然。如本文所使用，字母“n”是指n型掺杂剂，且字母“p”是指p型掺杂剂。加号“+”或减号“-”分别用于表示相对高或相对低的掺杂浓度。例如，“n+”将指示比“n”更高的n型掺杂浓度，“n”将指示比“n-”更高的n型掺杂浓度。通常，在本领域中使用术语“沟槽”来指在例如外延(epi)层中形成的空沟槽，并且还经常用来指被一种或更多种材料部分地或完全地填充的沟槽。术语“沟槽结构”在本文中有时可用于区分填充或部分填充的沟槽与空的或未填充的沟槽。在其他时候，从围绕讨论的上下文来看，这些术语的使用方式是显而易见的。图1A是根据本专利技术的实施例中的半导体器件100的一部分的截面图的示例。在图1A的示例中，器件100包括形成在衬底层5上方并与衬底层5相邻的外延层15(例如，n型外延层)。器件100还包括形成于第一沟槽30(其形成于外延层15中)中的第一沟槽结构31，且还包括形成于第二沟槽32(其形成于外延层中)中的第二沟槽结构33。在根据本专利技术的实施例中，沟槽30内衬有氧化物层21，并且沟槽32内衬有氧化物层22。氧化物层21和22可以被称为屏蔽氧化物。氧化物层21内衬于沟槽30的底部和侧壁，而氧化物层22内衬于沟槽32的底部和侧壁。在图1A的实施例中，氧化物层21和22内的空间分别填充有材料以形成沟槽结构31和33。在实施例中，所述材料是多晶硅材料。在实施例中，沟槽结构31和33中的材料连接到源极81。因此，沟槽结构31和33可以被称为源极沟槽。需要注意的是，在根据本专利技术的实施例中，氧化物层21和22沿着沟槽30和32的侧壁具有不均匀的厚度。例如，在图1A的实施例中，氧化物层21在距沟槽结构31的底部第一距离d1处的厚度x1小于氧化物层在底部处的本文档来自技高网...

【技术保护点】
一种半导体器件，包括：衬底层；与所述衬底层相邻的外延层；第一沟槽结构，所述第一沟槽结构形成在所述外延层中并具有底部和侧壁，其中所述第一沟槽结构还包括与源极接触的填充材料；以及氧化物层，所述氧化物层内衬于所述侧壁，所述氧化物层沿着所述侧壁具有不均匀的厚度，其中所述氧化物层在距所述底部第一距离处的厚度小于所述氧化物层在所述底部处的厚度，并且其中所述氧化物层在距所述底部大于所述第一距离的第二距离处的厚度小于所述氧化物层在所述第一距离处的所述厚度。

【技术特征摘要】
【国外来华专利技术】2015.07.08 US 14/794,1641.一种半导体器件，包括：衬底层；与所述衬底层相邻的外延层；第一沟槽结构，所述第一沟槽结构形成在所述外延层中并具有底部和侧壁，其中所述第一沟槽结构还包括与源极接触的填充材料；以及氧化物层，所述氧化物层内衬于所述侧壁，所述氧化物层沿着所述侧壁具有不均匀的厚度，其中所述氧化物层在距所述底部第一距离处的厚度小于所述氧化物层在所述底部处的厚度，并且其中所述氧化物层在距所述底部大于所述第一距离的第二距离处的厚度小于所述氧化物层在所述第一距离处的所述厚度。2.根据权利要求1所述的半导体器件，其中所述外延层具有不均匀的掺杂浓度，其中所述不均匀的掺杂浓度根据与其相邻的所述氧化物层的所述厚度而变化。3.根据权利要求1所述的半导体器件，其中所述外延层在对应于所述第一距离的深度处的区域具有第一掺杂浓度，并且所述外延层在对应于所述第二距离的深度处的区域具有第二掺杂浓度。4.根据权利要求3所述的半导体器件，其中所述第一掺杂浓度小于所述第二掺杂浓度。5.根据权利要求1所述的半导体器件，其中所述氧化物层的所述厚度沿着所述第一距离和所述第二距离之间的所述侧壁长度线性地减小。6.根据权利要求1所述的半导体器件，其中所述氧化物层从所述第一沟槽结构的所述底部上方到所述第一距离具有均匀的第一厚度，并且从所述第一距离到所述第二距离具有均匀的第二厚度，所述第二厚度小于所述第一厚度。7.根据权利要求1所述的半导体器件，还包括与所述第一沟槽结构相邻形成的结构，所述结构包括：填充有材料的第二沟槽、体区和源区。8.一种半导体器件，包括：衬底层；与所述衬底层相邻的外延层；第一沟槽结构，所述第一沟槽结构形成在所述外延层中，所述第一沟槽结构具有底部、第一侧壁和第二侧壁，其中所述第一沟槽结构还包括与源极接触的填充材料；以及氧化物层，所述氧化物层内衬于所述底部以及所述第一侧壁和所述第二侧壁，所述氧化物层包括：第一部分，其从所述第一侧壁到所述第二侧壁跨越所述第一沟槽结构的所述底部；第二部分，其从所述第一部分沿着所述第一侧壁延伸；以及第三部分，其从所述第二部分沿着所述第一侧壁延伸，其中所述氧化物层在所述第二部分中具有第一厚度并且在所述第三部分中具有第二厚度，所述第二厚度小于所述第一厚度。9.根据权利要求8所述的半导体器件，其中所述外延层包括与所述氧化物层的所述第一部分相邻的第一区域、与所述氧化物层的所述第二部分相邻的第二区域以及与所述氧化物层的所述第三部分相邻的第三区...

【专利技术属性】
技术研发人员：C·帕克，A·谢比卜，K·特里尔，
申请(专利权)人：维西埃硅化物公司，
类型：发明
国别省市：美国,US