一种低栅源电容的UMOS器件结构及制备方法技术

技术编号:17564117 阅读:85 留言:0更新日期:2018-03-28 14:01
本发明专利技术涉及一种低栅源电容的UMOS器件结构及制备方法,该结构包括:N型衬底;设置于所述N型衬底表面的N型外延层;设置于所述N型外延层表面的P型体区;设置于所述P型体区表面的N+型源区;贯穿所述N+型源区和P型体区且位于N型外延层内的沟槽;生长于沟槽底部的底部厚氧栅;该底部厚氧栅位于N型外延层内;生长于底部厚氧栅表面和沟槽侧壁上的侧壁栅氧;形成于侧壁栅氧表面且填充于沟槽内的多晶硅;多晶硅顶部两侧通过刻蚀形成栅极结构;生长于侧壁栅氧表面且填充于被刻蚀的多晶硅部分的侧壁厚栅氧。本发明专利技术在传统UMOS流片工艺步骤的基础上,只需增加多晶硅再次刻蚀和侧壁厚栅氧生长两个工艺步骤,便有效地降低了UMOS的栅源电容。

The structure and preparation method of a UMOS device with low gate capacitance

The UMOS device structure and preparation method of the invention relates to a low gate source capacitance, the structure comprises a N type substrate; N type epitaxial layer is arranged on the N substrate surface; setting in the P type and the N type epitaxial layer on the surface of the body region; N+ type source region is arranged on the surface of the P type body region; through the N+ type P type source region and the body region and is located in the N epitaxial layer in the trench bottom gate; thick oxide growth in the bottom of the trench; the thick bottom oxide gate is located on the N type epitaxial layer; the side wall of gate oxide growth in the bottom of thick oxide gate surface and groove on the side wall of the side wall; forming a polysilicon gate oxide surface and filling in the trench; polysilicon gate structure is formed by both sides on the top surface of the side wall etching; growth in gate oxide and filled in by part of the wall thickness of polysilicon gate oxide etching. The invention is based on traditional UMOS chip procedures, only need to increase again polysilicon etching and sidewall thick gate oxide growth of two process steps, it effectively reduces the gate source capacitance UMOS.

【技术实现步骤摘要】
一种低栅源电容的UMOS器件结构及制备方法
本专利技术属于集成电路设计领域,涉及一种低栅源电容的UMOS器件结构及制备方法。
技术介绍
VDMOS器件在电源管理模块、电机控制等领域有广泛应用。相比于平面VDMOS结构,槽栅VDMOS(UMOS)能够有效消除栅极下方的JFET区电阻,从而在中低压器件中更加广泛地使用。UMOS器件作为开关元器件重要的转换管理器件,其本征电容和寄生电容直接影响着器件的开关损耗。由于UMOS器件有着较高的栅面积,因此其栅电容也会较大,优化栅电容成为减小器件开关损耗一大重要研究课题。传统的减小电容的方法均是通过减小栅漏之间的电容或者栅与基区之间的电容来实现。以N型UMOS为例,目前有通过断开多晶硅条并在断开处注入一定P型区来改变耗尽层形状的方法,或通过高能量粒子注入获得端栅结构从而减小有效多晶硅长度的方法来减小栅源电容。但这些方法并不能有效地减小栅与N+重掺杂源区交叠部分的电容。
技术实现思路
为了克服上述问题,本专利技术提供本专利技术是一种低栅源电容的UMOS器件结构及制备方法,其目的在于通过增大栅与N+重掺杂源区交叠部分氧化物厚度,来减小UMOS器件的栅源电容本文档来自技高网...
一种低栅源电容的UMOS器件结构及制备方法

【技术保护点】
一种低栅源电容的UMOS器件结构,其特征在于:包括N型衬底(101);设置于所述N型衬底表面的N型外延层(102);设置于所述N型外延层表面的P型体区(103);设置于所述P型体区表面的N+型源区;贯穿所述N+型源区和P型体区且位于N型外延层内的沟槽;生长于沟槽底部的底部厚氧栅(201);该底部厚氧栅位于N型外延层内;生长于底部厚氧栅表面和沟槽侧壁上的侧壁栅氧(202);形成于侧壁栅氧表面且填充于沟槽内的多晶硅(203);多晶硅顶部两侧通过刻蚀形成栅极结构;生长于侧壁栅氧表面且填充于被刻蚀的多晶硅部分(204)的侧壁厚栅氧(205)。

【技术特征摘要】
1.一种低栅源电容的UMOS器件结构,其特征在于:包括N型衬底(101);设置于所述N型衬底表面的N型外延层(102);设置于所述N型外延层表面的P型体区(103);设置于所述P型体区表面的N+型源区;贯穿所述N+型源区和P型体区且位于N型外延层内的沟槽;生长于沟槽底部的底部厚氧栅(201);该底部厚氧栅位于N型外延层内;生长于底部厚氧栅表面和沟槽侧壁上的侧壁栅氧(202);形成于侧壁栅氧表面且填充于沟槽内的多晶硅(203);多晶硅顶部两侧通过刻蚀形成栅极结构;生长于侧壁栅氧表面且填充于被刻蚀的多晶硅部分(204)的侧壁厚栅氧(205)。2.根据权利要求1所述的一种低栅源电容的UMOS器件结构,其特征在于:两凹槽的深度与N+型源区相同。3.根据权利要求1所述的一种低栅源电容的UMOS器件结构,其特征在于:所述凹槽的宽度为100~120nm,深度为30~40nm。4.根据权利要求1所述的一种低栅源电容的UMOS器件结构,其特征在于:所述底部厚氧...

【专利技术属性】
技术研发人员:杨丰吴昊付晓君向凡郑直
申请(专利权)人:中电科技集团重庆声光电有限公司
类型:发明
国别省市:重庆,50

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