对MOS晶体管的衬底区域进行偏置制造技术

公开了对MOS晶体管的衬底区域进行偏置。集成电子器件具有绝缘体上硅类型的衬底或者至少一个晶体管(TR)，该至少一个晶体管被形成在该衬底的半导体膜(1)中和该半导体膜上并且具有：第一导电类型的漏极区域(D)和源极区域(S)；第二导电类型的位于栅极区域下方的衬底区域(5)；以及在该源极区域(S)、该栅极区域(G)和该漏极区域(D)上的多个接触区。该晶体管(TR)还包括延伸区域(6)，该延伸区域横向地延续该衬底区域超出该源极区域(S)和该漏极区域(D)并且通过具有该第一导电类型的邻接区域(61)与该源极区域(S)相接触地邻接，从而电连接该源极区域和该衬底区域。

Bias on the substrate region of the MOS transistor

【技术实现步骤摘要】
对MOS晶体管的衬底区域进行偏置
本专利技术的实施例涉及集成电路，并且更具体地涉及形成在绝缘体上硅类型(SOI)、尤其是部分耗尽型绝缘体上硅类型(PDSOI)的衬底上的MOS晶体管，并且更具体地涉及对这种类型的晶体管的性能的改善。
技术介绍
通常，可以通过对晶体管的衬底区域进行偏置来改善晶体管的性能。例如，对晶体管的衬底区域进行偏置可以调节晶体管的阈值电压。如众所周知的，SOI类型的衬底通常包括位于掩埋绝缘层(一般由术语BOX指代)下方的载体衬底，该掩埋绝缘层自身位于典型为硅的半导体膜下方。在某些情况下，硅膜可以是完全耗尽型的，在这种情况下衬底被称为是完全耗尽型绝缘体上硅类型(FDSOI)。在其他情况下，硅膜可以是部分耗尽型的，在这种情况下衬底被称为是部分耗尽型绝缘体上硅类型(PDSOI)。无论SOI衬底的类型如何，晶体管的衬底区域(或更简单地“衬底”或“本体”)都位于SOI衬底类型的半导体膜中。在PDSOI类型的衬底的情况下，晶体管的衬底(本体)可以是浮动的或者被连接成使得可以对其进行偏置。在某些类似应用中，对晶体管的衬底(本体)具有良好控制是特别有利的。存在多种用于对形成在绝缘体本文档来自技高网...

【技术保护点】
一种集成电子器件，所述集成电子器件包括绝缘体上硅类型的衬底，所述衬底具有被安排在掩埋绝缘层上的半导体膜(1)，所述器件具有被安排在所述半导体膜中和所述半导体膜上的至少一个晶体管(TR)，所述晶体管具有第一导电类型的漏极区域(D)和源极区域(S)；属于第二导电类型并且位于栅极区域(G)下方的膜区域(5)；以及在所述源极区域(S)、所述栅极区域(G)和所述漏极区域(D)上的多个接触区，所述晶体管(TR)还具有延伸区域(6)，所述延伸区域横向地延续所述膜区域超出所述源极区域(S)和所述漏极区域(D)并且通过具有所述第一导电类型的邻接区域(61)与所述源极区域(S)相接触地邻接，从而电耦合所述源极区域...

【技术特征摘要】
2016.09.19 FR 16587711.一种集成电子器件，所述集成电子器件包括绝缘体上硅类型的衬底，所述衬底具有被安排在掩埋绝缘层上的半导体膜(1)，所述器件具有被安排在所述半导体膜中和所述半导体膜上的至少一个晶体管(TR)，所述晶体管具有第一导电类型的漏极区域(D)和源极区域(S)；属于第二导电类型并且位于栅极区域(G)下方的膜区域(5)；以及在所述源极区域(S)、所述栅极区域(G)和所述漏极区域(D)上的多个接触区，所述晶体管(TR)还具有延伸区域(6)，所述延伸区域横向地延续所述膜区域超出所述源极区域(S)和所述漏极区域(D)并且通过具有所述第一导电类型的邻接区域(61)与所述源极区域(S)相接触地邻接，从而电耦合所述源极区域和所述膜区域。2.根据权利要求1所述的器件，其中，所述延伸区域(6)包括与所述衬底区域属于相同导电类型的连接部分(601，602)以及导电区域(7)，所述连接部分将所述衬底区域(5)连接至所述邻接区域(61)，所述导电区域至少部分地覆盖所述邻接区域(61)和所述连接部分(601，602)。3.根据权利要求2所...

【专利技术属性】
技术研发人员：A·蒙罗伊阿奎里，G·伯特兰德，P·卡瑟琳，R·保兰，
申请(专利权)人：意法半导体有限公司，
类型：发明
国别省市：法国,FR