一种优化开关特性的超结半导体器件及制造方法技术

本发明专利技术涉及一种优化开关特性的超结半导体器件及制造方法，其特征在于：在沟槽栅型超结半导体器件的表面引入集成电容区，集成电容区包括栅电容板、第一绝缘介质层和第二导电类型体区，在半导体截面方向上，第一绝缘介质层与半导体基板相邻区域为第二导电类型体区，第一绝缘介质层上设有栅电容板且邻接，栅电容板与栅电极电性连通；本发明专利技术引入集成电容区，可以有效的增加器件输入电容Ciss，而器件反馈电容Crss、输出电容Coss不变，从而降低反馈、输入电容比Crss/Ciss，进而改善器件的开关特性，降低开关过程的dV/dt，且该器件制造方法与现有半导体工艺兼容，在不增加工艺步骤的前提下，即可完成集成电容区的制备，因此不增加任何成本。

【技术实现步骤摘要】

本专利技术涉及一种超结半导体器件及制造方法，尤其是一种优化开关特性的超结半导体器件及制造方法。
技术介绍
在中高压功率半导体器件领域，超结结构（Super Junction）已经被广泛采用，对比传统功率MOSFET器件，超结结构MOSFET器件能获得更加优异的器件耐压与导通电阻的折中关系。超结结构形成于半导体器件的漂移区内，形成于述漂移区内的超结结构包括N导电类型柱（N柱）和P导电类型柱（P柱），N柱与P柱交替邻接设置而成的多个P-N柱对形成超结结构。N柱具有N导电类型杂质，P柱具有P导电类型杂质，且N柱的杂质量与P柱的杂质量保持一致。当具有超结结构的MOSFET器件截止时，超结结构中的N柱和P柱分别被耗尽，耗尽层从每个N柱与P柱间的P-N结界面延伸，由于N柱内的杂质量和P柱内的杂质量相等，因此耗尽层延伸并且完全耗尽N柱与P柱，从而支持器件耐压；当器件导通时，由于超结器件漂移区的电阻率更低，所以超结器件的导通电阻可以较普通器件大幅度降低，超结MOSFET器件的导通电阻较普通VDMOS器件可以降低70%左右。在器件开关过程中，由于超结结构中的P柱和N柱仅需要较低的漏极耐压（Vds）就会分别耗尽，导致器件开关过程中dV/dt较普通VDMOS明显偏大。此外，由于超结MOSFET芯片面积较同规格的普通VDMOS小50%左右，相应的寄生电容（如Ciss）也要相应变小，进一步加剧了开关过程中dV/dt的增加。在实际应用中，dV/dt的增加会导致较高的方向电压尖峰，增加系统电磁干扰EMI，严重的情况下甚至导致器件烧毁。在超结MOSFET的实际应用中，为降低器件开关过程中dV/dt的大小，改善器件开关特性，一般会采用在超结MOSFET周边增加分立的电阻、电容等方式，但这些周边器件的增加，会导致系统成本的上升，同时也会降低系统可靠性。由此可见，一种优化开关特性的器件结构，且与现有制造工艺相兼容的超结半导体器件结构和制造方法是非常必要的。
技术实现思路
本专利技术的目的是克服现有技术中存在的不足，提供一种优化开关特性的超结半导体器件及其制造方法，该器件制造方法与现有半导体工艺兼容，且集成电容区的引入可以有效的增加器件Ciss，降低反馈、输入电容比Crss/Ciss，进而改善器件的开关特性，降低开关过程的dV/dt。为实现以上技术目的，本专利技术的技术方案是：一种优化开关特性的超结半导体器件，包括元胞区和终端保护区，所述元胞区位于器件的中心区，所述终端保护区环绕在所述元胞区的周围，所述元胞区包括半导体基板，所述半导体基板包括第一导电类型衬底及位于第一导电类型衬底上且邻接的第一导电类型漂移区，所述第一导电类型漂移区的上表面为半导体基板的第一主面，所述第一导电类型衬底的下表面为半导体基板的第二主面；所述第一导电类型漂移区内设置有若干超结结构，所述超结结构由第一导电类型柱和第二导电类型柱交替排布而成，所述第一导电类型柱和第二导电类型柱沿着第一主面指向第二主面的方向延伸；在第一导电漂移区内的第二导电类型柱上设有第二导电类型体区，且第二导电类型体区设于第一导电漂移区内，所述第二导电类型体区内设有第一导电类型源区，所述第一导电类型源区设置在第二导电类型体区的两侧，所述第二导电类型体区之间设有栅沟槽，且第二导电类型体区内的第一导电类型源区与栅沟槽邻接，所述栅沟槽内设有栅氧化层和栅电极，栅沟槽上覆盖有第二绝缘介质层，所述栅电极被栅氧化层和第二绝缘介质层包裹；半导体基板的第一主面上设置源极金属，所述源极金属与第二导电类型体区、第一导电类型源区欧姆接触，半导体基板的第二主面下设置漏极金属，所述漏极金属与第一导电类型衬底欧姆接触，其特征在于：在半导体基板的第一主面上设有若干个集成电容区，所述集成电容区包括栅电容板、第一绝缘介质层、和第二导电类型体区；在集成电容区截面方向上，第一绝缘介质层与半导体基板相邻区域均为第二导电类型体区；所述第一绝缘介质层上设有栅电容板且邻接，所述栅电容板与栅电极电性连通。进一步地，对于N型超结半导体器件，所述第一导电类型为N型导电，所述第二导电类型为P型导电；对于P型超结半导体器件，所述第一导电类型为P型导电，所述第二导电类型为N型导电。进一步地，所述源极金属与栅电容板、栅电极之间通过第二绝缘介质层隔离。进一步地，所述栅电容板与栅电极电性连通是指栅电容板与栅电极可以直接相连，或通过金属与栅电极相连。进一步地，所述超结半导体器件为MOS器件或IGBT器件。为实现以上技术目的，本专利技术还提出一种优化开关特性的超结半导体器件的制作方法，其特征是，包括如下步骤：步骤一. 提供一半导体基板，所述半导体基板包括第一导电类型衬底及生长在第一导电类型衬底上的第一导电类型漂移区，所述第一导电类型漂移区的上表面为第一主面，第一导电类型衬底的下表面为第二主面；步骤二. 在第一主面上淀积硬掩膜层，选择性地刻蚀硬掩膜层，形成多个用于沟槽刻蚀的硬掩膜窗口，通过硬掩膜层的掩蔽，在第一主面的表面利用各向异性刻蚀方法进行刻蚀，在第一导电类型漂移区内形成多个深沟槽，所述深沟槽从第一主面向第一导电类型漂移区延伸；步骤三. 在深沟槽内填充第二导电类型材料，然后去除硬掩膜层，在第一导电类型漂移区中形成第一导电类型柱和第二导电类型柱交替的超结结构；步骤四. 通过光刻版的遮挡，在半导体基板的第一主面上选择性注入第二导电类型离子，然后推阱，形成第二导电类型体区；步骤五. 在第二导电类型体区之间的半导体基板的第一主面上进行刻蚀，形成栅沟槽，然后生长一层氧化层，在栅沟槽内形成栅氧化层，在第二导电类型体区上形成第一绝缘介质层；步骤六. 在第一主面上淀积一层导电半导体层，通过光刻版的遮挡，对导电半导体层进行选择性刻蚀，保留栅沟槽内的导电半导体层形成栅电极；保留第一绝缘介质层上的导电半导体层形成集成电容区的栅电容板；步骤七. 通过光刻版的遮挡，在第二导电类型体区内注入第一导电类型离子，形成第一导电类型源区；步骤八. 在表面淀积绝缘介质层，形成第二绝缘介质层，通过光刻版的遮挡，对第二绝缘介质层进行刻蚀，第一导电类型源区和第二导电类型体区上形成接触孔，在接触孔内填充金属，形成源极金属，在半导体基板的第二主面上淀积金属，形成漏极金属。进一步地，所述硬掩膜层的材料为LPTEOS或SiO2或Si3N4。进一步地，所述第二绝缘介质层的材料为SiO2或BPSG。进一步地，所述步骤五中的栅氧化层和第一绝缘介质层可以同时形成，所述步骤六中的栅电极和栅电容板可以同时形成。从以上描述可以看出，本专利技术的有益效果在于：1）在超结半导体器件结构中增加集成电容区结构，这样增加了器件的输入电容，进而降低了器件开关过程中的dV/dt的值，同时器件的输出电容和反馈电容值并不受影响；2）本专利技术器件开关速度降低的同时并不增加器件的弥勒电容，因此可以有效的改善器件的开关特性，降低开关过程的dV/dt，降低器件对系统EMI的影响；3）本专利技术集成电容区的形成工艺与现有半导体器件的制造工艺完全兼容；4）本专利技术不增加任何工艺步骤的情况下完成了集成电容区的制造，因此不增加任何成本。5）在高压器件中，集成电容区03的引入对器件导通电阻的影响基本可以忽略。附图说明附图1为本专利技术实施例俯视平面图；附图2为本专利技术实施例附本文档来自技高网...

【技术保护点】
一种优化开关特性的超结半导体器件，包括元胞区和终端保护区，所述元胞区位于器件的中心区，所述终端保护区环绕在所述元胞区的周围，所述元胞区包括半导体基板，所述半导体基板包括第一导电类型衬底（02）及位于第一导电类型衬底（02）上且邻接的第一导电类型漂移区（01），所述第一导电类型漂移区（01）的上表面为半导体基板的第一主面（001），所述第一导电类型衬底（02）的下表面为半导体基板的第二主面（002）；所述第一导电类型漂移区（01）内设置有若干超结结构，所述超结结构由第一导电类型柱（11）和第二导电类型柱（12）交替排布而成，所述第一导电类型柱（11）和第二导电类型柱（12）沿着第一主面（001）指向第二主面（002）的方向延伸；在第一导电漂移区（01）内的第二导电类型柱（12）上设有第二导电类型体区（13），且第二导电类型体区（13）设于第一导电漂移区（01）内，所述第二导电类型体区（13）内设有第一导电类型源区（17），所述第一导电类型源区（17）设置在第二导电类型体区（13）的两侧，所述第二导电类型体区（13）之间设有栅沟槽（04），且第二导电类型体区（13）内的第一导电类型源区（17）与栅沟槽（04）邻接，所述栅沟槽（04）内设有栅氧化层（19）和栅电极（15），栅沟槽（04）上覆盖有第二绝缘介质层（18），所述栅电极（15）被栅氧化层（19）和第二绝缘介质层（18）包裹；半导体基板的第一主面（001）上设置源极金属（20），所述源极金属（20）与第二导电类型体区（13）、第一导电类型源区（17）欧姆接触，半导体基板的第二主面（002）下设置漏极金属（21），所述漏极金属（21）与第一导电类型衬底（02）欧姆接触，其特征在于：在半导体基板的第一主面（001）上设有若干个集成电容区（03），所述集成电容区（03）包括栅电容板（16）、第一绝缘介质层（14）、和第二导电类型体区（13）；在集成电容区（03）截面方向上，第一绝缘介质层（14）与半导体基板相邻区域均为第二导电类型体区（13）；所述第一绝缘介质层（14）上设有栅电容板（16）且邻接；所述栅电容板（16）与栅电极（15）电性连通。...

【技术特征摘要】
1.一种优化开关特性的超结半导体器件，包括元胞区和终端保护区，所述元胞区位于器件的中心区，所述终端保护区环绕在所述元胞区的周围，所述元胞区包括半导体基板，所述半导体基板包括第一导电类型衬底（02）及位于第一导电类型衬底（02）上且邻接的第一导电类型漂移区（01），所述第一导电类型漂移区（01）的上表面为半导体基板的第一主面（001），所述第一导电类型衬底（02）的下表面为半导体基板的第二主面（002）；所述第一导电类型漂移区（01）内设置有若干超结结构，所述超结结构由第一导电类型柱（11）和第二导电类型柱（12）交替排布而成，所述第一导电类型柱（11）和第二导电类型柱（12）沿着第一主面（001）指向第二主面（002）的方向延伸；在第一导电漂移区（01）内的第二导电类型柱（12）上设有第二导电类型体区（13），且第二导电类型体区（13）设于第一导电漂移区（01）内，所述第二导电类型体区（13）内设有第一导电类型源区（17），所述第一导电类型源区（17）设置在第二导电类型体区（13）的两侧，所述第二导电类型体区（13）之间设有栅沟槽（04），且第二导电类型体区（13）内的第一导电类型源区（17）与栅沟槽（04）邻接，所述栅沟槽（04）内设有栅氧化层（19）和栅电极（15），栅沟槽（04）上覆盖有第二绝缘介质层（18），所述栅电极（15）被栅氧化层（19）和第二绝缘介质层（18）包裹；半导体基板的第一主面（001）上设置源极金属（20），所述源极金属（20）与第二导电类型体区（13）、第一导电类型源区（17）欧姆接触，半导体基板的第二主面（002）下设置漏极金属（21），所述漏极金属（21）与第一导电类型衬底（02）欧姆接触，其特征在于：在半导体基板的第一主面（001）上设有若干个集成电容区（03），所述集成电容区（03）包括栅电容板（16）、第一绝缘介质层（14）、和第二导电类型体区（13）；在集成电容区（03）截面方向上，第一绝缘介质层（14）与半导体基板相邻区域均为第二导电类型体区（13）；所述第一绝缘介质层（14）上设有栅电容板（16）且邻接；所述栅电容板（16）与栅电极（15）电性连通。2.根据权利要求1所述的一种优化开关特性的超结半导体器件，其特征在于：对于N型超结半导体器件，所述第一导电类型为N型导电，所述第二导电类型为P型导电；对于P型超结半导体器件，所述第一导电类型为P型导电，所述第二导电类型为N型导电。3.根据权利要求1所述的一种优化开关特性的超结半导体器件，其特征在于：所述源极金属（20）与栅电容板（16）、栅电极（15）之间通过第二绝缘介质层（18）隔离。4.根据权利要求1所述的一种优化开关特性的超结半导体器件，其特征在于：所述栅电容板（16）与栅电极（15）电性连通是指栅电容板（16）与栅电极（15）可以直接相连，或通过金属与栅电极（16...

【专利技术属性】
技术研发人员：朱袁正，李宗清，
申请(专利权)人：无锡新洁能股份有限公司，
类型：发明
国别省市：江苏;32