一种电压基准电路制造技术

本发明专利技术提供一种电压基准电路，包括隔离电路、基准生成电路，所述隔离电路的输入端与电源VDD连接，输出端与基准生成电路的输入端连接，所述基准生成电路的输出端与基准电压输出端连接。通过供电电源VDD和输出VREF的电源基准之间增加了VDD隔离电路，减小VREF生成电路的供电电源对VDD的依赖关系。达到提升电源抑制比的目的，解决基准电压电路的设计问题。

A voltage reference circuit

The invention provides a voltage reference circuit includes a reference generation circuit, isolation circuit, input power VDD and the isolation circuit, and the output end of the reference generation circuit is connected with the input end of the output, the reference and the reference voltage generating circuit is connected with the output end. The VDD isolation circuit is added between the power supply VDD and the power supply datum of the output VREF to reduce the dependence of the power supply on the VDD by the power supply of the VREF generation circuit. The purpose of improving the power supply rejection ratio is to solve the design problem of the reference voltage circuit.

【技术实现步骤摘要】
一种电压基准电路
本专利技术涉及基准电压源设计领域，尤其涉及一种内部集成的基准电压源。
技术介绍
目前采用耗尽型NMOS管做基准电压源的电路，其技术原理图为图1所示，图1中M11是耗尽型NMOS管。M12是增强型NMOS管，M11的漏极连接一个稳定的电压源VDD，栅极和源极短接，M12的漏极和栅极短接，并连接M11的源极，作为基准电压源的输出VREF，其大小与VDD无关，与温度无关，表达式推导如下：所以其中，VTD小于0，S1～S2表示M11和M12的宽长比，KD表示耗尽型NMOS的迁移率，KE表示增强型NMOS的迁移率，VTD表示耗尽型NMOS型的阈值电压，VTE表示增强型NMOS的阈值电压。由式(1)可以看出，输出电压VREF的大小仅两种类型NMOS管的阈值电压、迁移率和宽长比有关，当三者固定时，VREF被确定，因此VREF除了有良好的温度特性之外，还需要有良好的电源抑制比(PSRR，PowerSupplyRejectionRatio)。
技术实现思路
为了实现提升电源抑制比的目的，本专利技术在供电电源VDD和输出VREF的电源基准之间增加了VDD隔离电路，减小VREF生成电路的供电电源对VDD的依赖关系。本专利技术要解决的技术问题，在于提供一种新型电压基准电路，解决基准电压电路的设计问题。本专利技术是这样实现的：一种电压基准电路，包括隔离电路、基准生成电路，所述隔离电路的输入端与电源VDD连接，输出端与基准生成电路的输入端连接，所述基准生成电路的输出端与基准电压输出端连接。如图中所示的具体地，所述隔离电路的输入端与NMOS管M1的栅极连接，M1的源极与漏极连接，M1的源极还与NMOS管M3的源极和栅极连接，M3的漏极接地；所述隔离电路的输入端还与NMOS管M5的栅极连接，M5的源极与M1的漏极连接，M5的漏极与隔离电路的输出端连接。具体地，所述基准生成电路的输入端与NMOS管M2的栅极连接，M2的源极与漏极连接，M2的源极还与NMOS管M4的源极和栅极连接，M4的漏极接地；所述M2的漏极还与基准生成电路的输出端连接。进一步地，所述M2的漏极通过滤波电容C0接地。本专利技术具有如下优点：省却电阻器件，工艺简单，调试电路及实际流片效果好，产生的交流噪声好，具有很高的电源抑制比，并相较于常用的带隙基准电路的元器件少，有着较低的成本及功耗。附图说明图1为本专利技术某具体实施例所述的基准电压电路图；图2为本专利技术某具体实施例所述的基准电压电路模块图；图3为本专利技术某具体实施例所述的基准电压电路图；图4为本专利技术某具体实施例所述的等效小信号电路图。具体实施方式为详细说明本专利技术的
技术实现思路
、构造特征、所实现目的及效果，以下结合实施方式并配合附图详予说明。一种电压基准电路，能够应用于需要与供电、温度变化均无关的苛刻的应用场景中。请参阅图3，本专利技术的电压基准电路包括隔离电路、基准生成电路，所述隔离电路的输入端与电源VDD连接，输出端与基准生成电路的输入端连接，所述基准生成电路的输出端与基准电压输出端连接。通过设计隔离电路将外接的VDD隔离在外，使得输出端输出的电压小于基准生成电路可以承受的电压，避免了击穿的风险，增强了电路的安全性，也能够使得输出端的电流更加稳定，杂波较少。通过基准生成电路生成片上基准电压，由于基准生成电路输入端输入的电压比较稳定，则生成的基准电压也更加稳定，安全，具有更好的电压抑制比。在图3所示的具体的实施例中，所述隔离电路的输入端与NMOS管M1的栅极连接，M1的源极与漏极连接，M1的源极还与NMOS管M3的源极和栅极连接，M3的漏极接地；所述隔离电路的输入端还与NMOS管M5的栅极连接，M5的源极与M1的漏极连接，M5的漏极与隔离电路的输出端连接；所述基准生成电路的输入端与NMOS管M2的栅极连接，M2的源极与漏极连接，M2的源极还与NMOS管M4的源极和栅极连接，M4的漏极接地；所述M2的漏极还与基准生成电路的输出端连接。其他为了降低电压抑制比的电路，思路设计都过于复杂，本专利技术通过将隔离电路与基准生成电路通过上述方式连接，极大地简化了电压基准电路的构图，并且在PSRR的性能上具有良好的表现。下面结合附图，对本专利技术的实施例进行详细描述。如图1所示的两个MOS管式的基准电压生成结构，在下文中简称为基准。第一基准由M1和M3构成，第一基准的输出连接M5的栅极，作为M5的直流偏置。第二基准由M2和M4构成，第二基准由M5的源极供电，输出为本专利技术实施例的输出。本专利技术实施例的工作原理：第一基准的工作原理：第一基准的工作电流IM1，所以第二基准的工作原理：第二基准的工作电流IM2所以为了分析简便，忽略一些二级效应，认为有效迁移率的温度系数很低，可忽略。那么为了获得不错的温度系数，对上是两边求导如果则为了满足第二基准的供电条件，M5的源极电压VS必须满足如下条件：因为M5和M2串联，IM5＝IM2(11)所以所以所以把代入上式，(VG-VTE)是M3的过驱动电压，上式就变成了只与M5有关的不等式，据此就可以计算得到M5的尺寸范围。输出电压VREF中的小信号vref与电源VDD中含有的小信号vdd之比，就是电源的PSRR。为了分析电路的电源抑制比，画出本专利技术实施例的等效小信号电路图，如图4。M5栅极连接直流偏置，小信号为0。M5的小信号电流gds5(vdd-vS5)-vS5gm5(16)所以，关于M5的源极电压vs5的小信号表达式如下：gds2(vS5-vref)＝gds5(vdd-vS5)-vS5gm5(17)M5的小信号电流等于M4的小信号电流，表达式如下：gds5(vdd-vS5)-vS5gm5＝vref(sCo+gm4)(18)先解vS5代入解得主极点|p|的表达式：如果在满足温度特性的基础上，适当的增加从M4跨导可以提高低频的PSRR和频带宽度。基准电压源是模拟集成电路不可或缺的一部分。图1所示的基准电压源并不具有很好的实用性，PSRR不佳是其最主要的原因。本专利技术旨在通过改进电路结构，大幅度提升PSRR又不引入其他器件，增加电路的复杂性。其他一些进一步的实施例中，所述M2的漏极通过滤波电容C0接地。通过连接电容来进一步提高输入电压的稳定性，更好地解决了基准电压生成的问题。以上所述仅为本专利技术的实施例，并非因此限制本专利技术的专利保护范围，凡是利用本专利技术说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的
，均同理包括在本专利技术的专利保护范围内。本文档来自技高网...

【技术保护点】
一种电压基准电路，其特征在于，包括隔离电路、基准生成电路，所述隔离电路的输入端与电源VDD连接，输出端与基准生成电路的输入端连接，所述基准生成电路的输出端与基准电压输出端连接。

【技术特征摘要】
1.一种电压基准电路，其特征在于，包括隔离电路、基准生成电路，所述隔离电路的输入端与电源VDD连接，输出端与基准生成电路的输入端连接，所述基准生成电路的输出端与基准电压输出端连接。2.根据权利要求1所述的电压基准电路，其特征在于，所述隔离电路的输入端与NMOS管M1的栅极连接，M1的源极与漏极连接，M1的源极还与NMOS管M3的源极和栅极连接，M3的漏极接地；所述隔离电路的输入端还与NMOS...

【专利技术属性】
技术研发人员：祝乃儒，杨佳，
申请(专利权)人：福建省福芯电子科技有限公司，
类型：发明
国别省市：福建,35