静电放电保护结构及其形成方法技术

一种静电放电保护结构及其形成方法，静电放电保护结构包括：衬底，所述衬底包括第一区域、第二区域以及第三区域，所述第二区域衬底上具有若干鳍部；位于第二区域衬底上且横跨若干鳍部的栅极结构；位于第一区域衬底内的第一凹槽；填充满第一凹槽的第一掺杂外延层，第一掺杂外延层作为源极；位于第三区域衬底内的第二凹槽，且第二凹槽与若干鳍部沿鳍部延伸方向的延伸图形均具有重合部分；填充满第二凹槽的第二掺杂外延层，第二掺杂外延层作为漏极。本发明专利技术中若干鳍部共享漏极，从而使得漏极均匀开启，及时的泄放ESD电流，且提高静电放电保护结构的失效电流，改善静电放电保护结构的电学性能。

【技术实现步骤摘要】
静电放电保护结构及其形成方法
本专利技术涉及半导体制造
，特别涉及一种静电放电保护结构及其形成方法。
技术介绍
集成电路容易受到静电的破坏，一般在电路的输入输出端或电源保护装置会设计保护电路，以防止内部电路因受到静电而受损坏。在现有的集成电路设计中，常采用静电放电(ESD，ElectrostaticDischarge)保护结构以减少静电破坏。现有的静电放电保护结构主要包括：栅接地的N型场效应晶体管(GateGroundedNMOS，简称GGNMOS)保护电路、可控硅(SiliconControlledRectifier，简称SCR)保护电路、横向双扩散场效应晶体管(LateralDoubleDiffusedMOSFET，简称LDMOS)保护电路、双极结型晶体管(BipolarJunctionTransistor，简称BJT)保护电路等。其中，GGNMOS是一种广泛应用的静电放电保护结构。其作用机理为：由于MOS管上的功耗为通过的电流与压降的乘积，在一定ESD静电电流下，如果能降低MOS管上的压降，进而降低MOS管结温，达到保护MOS管的目的。GGNMOS作为ESD器件正向依靠寄生NPNBJT泄放ESD电流，NPN由漏极的N+有源区、P型衬底以及源极的N+有源区构成；反向泄放ESD电流的通路由PN二极管和栅源相接的NMOS二极管组成，PN二极管由P型衬底以及N+有源区构成。在全芯片的ESD网络中，当ESD时间来临时，GGNMOS正向和反向都有可能导通，这由潜在的ESD路径决定，ESD电流总会流向低阻路径。所以，在设计时需考虑GGNMOS的正向和反向ESD性能以保证集成电路的可靠性。GGNMOS作为BJT是一种击穿性(breakdowndevice)的工作机理，依靠漏极与衬底之间的雪崩击穿触发后形成低阻通路泄放ESD电流。然而，现有技术形成的静电放电保护结构的性能有待提高。
技术实现思路
本专利技术解决的问题是提供一种静电放电保护结构及其形成方法，提高形成的静电放电保护结构的电学性能。为解决上述问题，本专利技术提供一种静电放电保护结构，包括：衬底，所述衬底包括依次排列的第一区域、第二区域以及第三区域，所述第二区域衬底上具有若干平行排列的鳍部，且所述第一区域、第二区域以及第三区域的排列方向与所述鳍部延伸方向平行；位于所述第二区域衬底上且横跨所述若干鳍部的栅极结构，且所述栅极结构位于若干鳍部的部分顶部和侧壁上；位于所述第一区域衬底内的第一凹槽，且所述第一凹槽与所述若干鳍部沿鳍部延伸方向的延伸图形均具有重合部分；填充满所述第一凹槽的第一掺杂外延层，所述第一掺杂外延层作为源极；位于所述第三区域衬底内的第二凹槽，且所述第二凹槽与所述若干鳍部沿鳍部延伸方向的延伸图形均具有重合部分；填充满所述第二凹槽的第二掺杂外延层，所述第二掺杂外延层作为漏极。可选的，所述第一区域的衬底顶部与所述第二区域的鳍部顶部齐平；所述第三区域的衬底顶部与所述第二区域的鳍部顶部齐平。可选的，所述第一凹槽的延伸方向与所述若干鳍部的排列方向平行；所述第二凹槽的延伸方向与所述若干鳍部的排列方向平行。可选的，所述栅极结构位于所述第二区域部分衬底上，且所述栅极结构暴露出位于所述第二掺杂外延层与所述栅极结构之间的若干鳍部。可选的，在沿所述鳍部延伸方向上，位于所述第二掺杂外延层与所述栅极结构之间的鳍部长度尺寸为5埃～35埃。可选的，所述栅极结构位于紧挨所述第一掺杂外延层的鳍部的顶部和侧壁上。可选的，所述静电放电保护结构还包括：位于所述第一区域衬底上的第一伪栅结构，且所述第一凹槽位于所述第一伪栅结构与所述栅极结构之间的衬底内。可选的，所述静电放电保护结构还包括：位于所述第三区域衬底上的分立的第二伪栅结构，且所述第二凹槽位于相邻第二伪栅结构之间的衬底内。可选的，所述第一区域、第二区域和第三区域的衬底内、以及所述鳍部内还具有阱区，且所述阱区的掺杂离子类型与所述第一掺杂外延层的掺杂离子类型不同。可选的，所述静电放电保护结构为GGNMOS器件，所述第一掺杂外延层的掺杂离子为N型离子，所述第二掺杂外延层的掺杂离子为N型离子；所述静电放电保护结构为GGPMOS器件，所述第一掺杂外延层的掺杂离子为P型离子，所述第二掺杂外延层的掺杂离子为P型离子。可选的，所述第一掺杂外延层的材料为含有掺杂离子的Si、Ge、SiGe或SiC；所述第二掺杂外延层的材料为含有掺杂离子的Si、Ge、SiGe或SiC。可选的，在沿所述鳍部延伸方向上，所述第二凹槽的宽度尺寸大于所述第一凹槽的宽度尺寸。可选的，所述静电放电保护结构还包括：分别位于所述栅极结构顶部上、第一掺杂外延层上以及第二掺杂外延层上的导电插塞。本专利技术还提供一种静电放电保护结构的形成方法，包括：提供衬底，所述衬底包括依次排列的第一区域、第二区域以及第三区域，所述第二区域衬底上具有若干平行排列的鳍部，且所述第一区域、第二区域以及第三区域的排列方向与所述鳍部延伸方向平行；在所述第二区域衬底上形成横跨所述若干鳍部的栅极结构，且所述栅极结构位于所述若干鳍部的部分顶部和侧壁上；在所述第一区域衬底内形成第一凹槽，且所述第一凹槽与所述若干鳍部沿鳍部延伸方向的延伸图形均具有重合部分；形成填充满所述第一凹槽的第一掺杂外延层，所述第一掺杂外延层作为源极；在所述第三区域衬底内形成第二凹槽，且所述第二凹槽与所述若干鳍部沿鳍部延伸方向的延伸图形均具有重合部分；形成填充满所述第二凹槽的第二掺杂外延层，所述第二掺杂外延层作为漏极。可选的，形成所述栅极结构的工艺步骤包括：在所述衬底上、以及鳍部顶部和侧壁上形成栅极膜；去除位于所述第一区域以及第三区域的栅极膜，还去除第二区域上靠近第三区域的部分栅极膜，形成所述栅极结构，且所述栅极结构暴露出位于所述第三区域与所述栅极结构之间的若干鳍部。可选的，在形成所述第一凹槽之前，在所述第一区域衬底上形成第一伪栅结构，所述第一伪栅结构的长度方向与所述栅极结构的长度方向相同；且刻蚀位于所述第一伪栅结构与栅极结构之间的衬底，形成所述第一凹槽。可选的，在形成所述第二凹槽之前，在所述第三区域衬底上形成分立的第二伪栅结构，所述第二伪栅结构的长度方向与所述栅极结构的长度方向相同，且刻蚀位于相邻所述第二伪栅结构之间的衬底，形成所述第二凹槽。可选的，形成所述第一掺杂外延层的工艺步骤包括：在选择性外延工艺的过程中进行原位掺杂，形成所述第一掺杂外延层；或者，采用选择性外延工艺形成填充满所述第一凹槽的第一本征层，对所述第一本征层进行掺杂处理，形成所述第一掺杂外延层。可选的，所述形成方法还包括：分别在所述栅极结构顶部上、第一掺杂外延层上以及第二掺杂外延层上形成导电插塞。可选的，形成所述衬底以及鳍部的工艺步骤包括：提供初始衬底，所述初始衬底包括依次排列的第一区域、第二区域以及第三区域；在所述第一区域以及第三区域初始衬底上形成图形层，且所述图形层还位于第二区域部分初始衬底上；以所述图形层为掩膜，刻蚀所述第二区域初始衬底，刻蚀后的所述初始衬底作为所述衬底以及凸出于第二区域衬底上的若干鳍部；去除所述图形层。与现有技术相比，本专利技术的技术方案具有以下优点：本专利技术提供的静电放电保护结构的技术方案中，第二区域衬底上具有分立的鳍部，且在位于第二区域一侧的第一区域衬底内具有第一凹本文档来自技高网...

【技术保护点】
一种静电放电保护结构，其特征在于，包括：衬底，所述衬底包括依次排列的第一区域、第二区域以及第三区域，所述第二区域衬底上具有若干平行排列的鳍部，且所述第一区域、第二区域以及第三区域的排列方向与所述鳍部延伸方向平行；位于所述第二区域衬底上且横跨所述若干鳍部的栅极结构，且所述栅极结构位于若干鳍部的部分顶部和侧壁上；位于所述第一区域衬底内的第一凹槽，且所述第一凹槽与所述若干鳍部在沿鳍部延伸方向的延伸图形均具有重合部分；填充满所述第一凹槽的第一掺杂外延层，所述第一掺杂外延层作为源极；位于所述第三区域衬底内的第二凹槽，且所述第二凹槽与所述若干鳍部沿鳍部延伸方向的延伸图形均具有重合部分；填充满所述第二凹槽的第二掺杂外延层，所述第二掺杂外延层作为漏极。

【技术特征摘要】
1.一种静电放电保护结构，其特征在于，包括：衬底，所述衬底包括依次排列的第一区域、第二区域以及第三区域，所述第二区域衬底上具有若干平行排列的鳍部，且所述第一区域、第二区域以及第三区域的排列方向与所述鳍部延伸方向平行；位于所述第二区域衬底上且横跨所述若干鳍部的栅极结构，且所述栅极结构位于若干鳍部的部分顶部和侧壁上；位于所述第一区域衬底内的第一凹槽，且所述第一凹槽与所述若干鳍部在沿鳍部延伸方向的延伸图形均具有重合部分；填充满所述第一凹槽的第一掺杂外延层，所述第一掺杂外延层作为源极；位于所述第三区域衬底内的第二凹槽，且所述第二凹槽与所述若干鳍部沿鳍部延伸方向的延伸图形均具有重合部分；填充满所述第二凹槽的第二掺杂外延层，所述第二掺杂外延层作为漏极。2.如权利要求1所述的静电放电保护结构，其特征在于，在沿所述鳍部延伸方向上，所述第二凹槽的宽度尺寸大于所述第一凹槽的宽度尺寸。3.如权利要求1所述的静电放电保护结构，其特征在于，所述栅极结构位于所述第二区域部分衬底上，且所述栅极结构暴露出所述第二掺杂外延层与所述栅极结构之间的若干鳍部。4.如权利要求3所述的静电放电保护结构，其特征在于，在沿所述鳍部延伸方向上，位于所述第二掺杂外延层与所述栅极结构之间的鳍部长度尺寸为5埃～35埃。5.如权利要求1所述的静电放电保护结构，其特征在于，所述栅极结构位于紧挨所述第一掺杂外延层的鳍部的顶部和侧壁上。6.如权利要求1所述的静电放电保护结构，其特征在于，所述第一凹槽的延伸方向与所述若干鳍部的排列方向平行；所述第二凹槽的延伸方向与所述若干鳍部的排列方向平行。7.如权利要求1所述的静电放电保护结构，其特征在于，所述静电放电保护结构还包括：位于所述第一区域衬底上的第一伪栅结构，且所述第一凹槽位于所述第一伪栅结构与所述栅极结构之间的衬底内。8.如权利要求1或7所述的静电放电保护结构，其特征在于，所述静电放电保护结构还包括：位于所述第三区域衬底上的分立的第二伪栅结构，且所述第二凹槽位于相邻第二伪栅结构之间的衬底内。9.如权利要求1所述的静电放电保护结构，其特征在于，所述第一区域、第二区域和第三区域的衬底内、以及所述鳍部内还具有阱区，且所述阱区的掺杂离子类型与所述第一掺杂外延层的掺杂离子类型不同。10.如权利要求1所述的静电放电保护结构，其特征在于，所述静电放电保护结构为GGNMOS器件，所述第一掺杂外延层的掺杂离子为N型离子，所述第二掺杂外延层的掺杂离子为N型离子；所述静电放电保护结构为GGPMOS器件，所述第一掺杂外延层的掺杂离子为P型离子，所述第二掺杂外延层的掺杂离子为P型离子。11.如权利要求1所述的静电放电保护结构，其特征在于，所述第一掺杂外延层的材料为含有掺杂离子的Si、Ge、SiGe或SiC；所述第二掺杂外延层的材料为含有掺杂离子的Si、Ge、SiGe或SiC。12.如权利要求1所述的静电放电保护结构，其特征在于，所述第一区域的衬底顶部与...

【专利技术属性】
技术研发人员：李勇，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海,31