可测试静电放电保护电路制造技术

一种制造半导体器件的方法，包括：　　　　制造管芯，所述管芯包括器件和静电放电保护电路，所述器件具有第一焊盘，所述静电放电保护电路具有第二焊盘；　　　　利用电连接至所述第一焊盘的测试系统测试所述器件；以及　　　　测试之后，连接所述第一焊盘和所述第二焊盘，其中所述静电放电电路在连接所述第一焊盘和所述第二焊盘之后起到保护所述器件免受静电放电破坏的作用。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】
【国外来华专利技术】
技术介绍
诸如功率MOSFET的半导体器件经常包含静电放电(ESD)保护电路，其保护该器件免受ESD可能导致的损伤。图1A显示具有ESD保护的半导体器件100的电路图。器件100包括MOS(金属氧化物半导体)场效应晶体管(MOSFET)107。焊盘101(这里有时称为栅极焊盘)、焊盘102(这里有时称为源极焊盘)、和焊盘103(这里有时称为漏极焊盘)分别与MOSFET107的栅极、源极和漏极连接。在某些情况中，(如垂直功率MOSFET中)，漏极焊盘103实际上是晶片的背侧，由此“焊盘”指外部连接，而不一定本质上为焊盘。在MOSFET 107中，漏极焊盘103和源极焊盘102之间自然出现的PN结二极管108保护免受漏极至源极的高电压破坏，该电压可能损伤MOSFET 107中的结。为了MOSFET 107中的栅极绝缘体的ESD保护，器件100具有在栅极焊盘101和源极焊盘102之间串联连接的背对背的齐纳二极管104和105，且串联栅极电阻器106代表栅极焊盘101和MOSFET 107内所含的栅电极之间的串联电阻R1。与栅极和源极焊盘之间所需要的保护不同，在漏极焊盘103和栅极焊盘101之间不需ESD二极管，因为即使在施加高电压时，MOS电容器效应也会导致硅中的耗尽和横跨栅极氧化物的低电场。图1B显示通过栅极焊盘101的电流IG作为栅极焊盘101和源极焊盘102之间的电压VGS的函数的理想曲线。在电压VGS的一般操作范围内，电流IG理想为零，因为栅极氧化物层绝缘了MOSFET 107的栅极(防止来自栅极的DC电流)，还因为背对背对的两个二极管104(D1)和105(D2)之一保持反偏在它们的雪崩击穿电压之下(因此除了结泄漏之外没有二极管电流流动)。当电压VGS到达正击穿电压BVD1时二极管104击穿，从而防止MOSFET107中的栅极氧化物两端的电压达到可能损伤栅极氧化物的大的正电压。相似地，当栅极至源极电压VGS达到负击穿电压-BVD2时，二极管105击穿，从而防止栅极氧化物两端的电压达到可能损伤栅极氧化物的大的负电压。实际的器件一般因为通过MOSFET 107的栅极氧化物和通过二极管104和105的电流泄漏而不能实现图1B的理想的电流电压曲线。具有电阻R1的电阻元件106通过在ESD瞬变期间限制最大栅极电压来改善栅极氧化物的ESD保护。通过栅极电容/栅极电阻网络的RC时间常数的增加，减慢栅极电压的增大，藉此实现最大栅极电压的减小。图1C是利用垂直平面DMOS晶体管作为图1A的器件100的实践的半导体结构120的实例的横截面图。在具有N型外延层122的N++衬底123中和上制造半导体结构120。垂直平面DMOS包括垂直电流器件，该器件具有顶侧的源极和栅极连接和背侧的漏极连接(术语“垂直”的来源)。漏极焊盘或接触位于N++衬底123的底部。平面DMOS称为平面的，因为栅电极的MOS操作发生于顶部，即，P型本体PB 121A、121B和121C的顶部的外延层122的表面。为了ESD保护，利用N型区131、P型区132和N型区133来形成源极和栅极焊盘之间的背对背的齐纳二极管D1和D2，N型区131、P型区132和N型区133是位于场氧化物区134的多晶硅层上方的相邻部分。通过已构图绝缘层128中的开口，已构图金属区129将源极焊盘(未显示)连接至N型区131和至N+源极区124A、124B和124C，以及P+本体接触区125A和125B。P+本体接触区125A和125B处于各自的深P阱127A和127B中，且深P阱127A和127B以及外延层122之间的结在漏极和源极接触之间形成二极管(例如，二极管108)。栅极焊盘电连接至在图1C中未显示的半导体结构120的一部分中的多晶硅栅极区126A和126B。栅极126A和126B位于水平沟道区121A、121B和121C上，水平沟道区121A、121B和121C处于P型本体区121A、121B和121C中且与各自的源极区124A、124B和124C相邻。栅极126A和126B也位于部分的N型外延层122上，该部分的N型外延层122形成各自的漏极区。通过金属区130，栅极焊盘也电连接至N型多晶硅区133，N型多晶硅区133与相邻的P型多晶硅区132和N型多晶硅区131形成背对背齐纳二极管D1和D2。图1D是利用图1A的器件100的另一实施的垂直晶体管单元的半导体结构140的实例的横截面图。如在半导体结构120中那样，在具有N型外延层145的N++衬底146中和上制造半导体结构140，且漏极焊盘位于N++衬底146的底部。在结构140中，形成于位于绝缘层151和152之上的多晶硅层中的N型区148、P型区149和N型区150形成用于ESD保护的背对背齐纳二极管D1和D2。源极焊盘连接至构图的金属区153，金属区153接触N型区148、N+源极区142A、142B和142C，以及P+本体区143。金属区153和区142A、142B、142C以及143之间的接触可以通过开口以传统的方式形成，该开口在绝缘层的掩模蚀刻期间形成或可替换地利用诸如U.S.Patent 6413822所描述的超自对准(super self aligned)方法形成。P+本体接触区143位于P型本体141中，P型本体141还包括垂直沟道区141A、141B和141C。P型本体141和外延层145之间的结在漏极和源极焊盘之间形成二极管。栅极焊盘电连接至多晶硅栅极区143A至143D，多晶硅栅极区143A至143D位于沟槽中，所述沟槽通过P型本体141延伸入外延层145。沟槽中的氧化物144隔离栅极区143A至143D与在沟槽的垂直壁处的沟道区141A、141B和141C。通过金属区154的栅极焊盘还电连接至N型多晶硅区150，N型多晶硅区150与P型多晶硅区149和N型多晶硅区148在栅极和源极焊盘之间形成背对背齐纳二极管D1和D2。图1E显示具有ESD保护电路的另一已知器件200的电路图。器件200相似于图1A的器件100，但与器件100的不同之处在于加入第二对背对背齐纳二极管206和207。在器件200中，电阻元件106位于栅极焊盘101和二极管206之间，以及二极管104和二极管206之间。因此，在ESD现象期间，流入栅极焊盘101的电流与通过二极管206和207相比更多地通过二极管104和105流动。由此采用电阻器106(R1)在ESD瞬变期间帮助分流，ESD电流和电压尖峰保持进一步远离MOSFET 107的栅极。器件200可以利用图1C和1D相似的结构实现。图2A和2B显示通过具有ESD保护二极管的功率MOSFET的栅极焊盘的电流IG的典型曲线，其中曲线图的电流IG的y轴在图2A中是对数的，而在图2B中是线性的。图2A显示曲线220，该曲线示出在背对背二极管的击穿电压BV1和-BV2之间的电压VGS的室温漏电流。在对数尺度上显示，多晶硅二极管中的漏电流在小的偏压下迅速增加，然后在大的偏压下漏电流饱和直至达到击穿，于是电流的显著增加是明显的。栅极介电体自身的泄漏比通过多晶硅二极管的泄漏小几个量级，所以通过栅极介电体的泄漏对器件的栅极端子的I-V特性没有影响。图2B显示当功率晶体本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种制造半导体器件的方法，包括制造管芯，所述管芯包括器件和静电放电保护电路，所述器件具有第一焊盘，所述静电放电保护电路具有第二焊盘；利用电连接至所述第一焊盘的测试系统测试所述器件；以及测试之后，连接所述第一焊盘和所述第二焊盘，其中所述静电放电电路在连接所述第一焊盘和所述第二焊盘之后起到保护所述器件免受静电放电破坏的作用。2.如权利要求1所述的方法，其中，所述器件包括功率MOSFET，且所述管芯包括栅极焊盘，所述栅极焊盘连接至管芯中的功率MOSFET的栅极。3.如权利要求2所述的方法，其中，测试所述器件包括当静电放电保护电路起作用时，对所述功率MOSFET的栅极施加比静电放电保护电路允许的更高的电压。4.如权利要求2所述的方法，其中，所述第一焊盘是所述功率MOSFET的栅极焊盘。5.如权利要求2所述的方法，其中，所述第一焊盘是源极焊盘，所述源极焊盘连接至所述MOSFET的源极。6.如权利要求1所述的方法，其中，在连接所述第一焊盘和所述第二焊盘之前，所述方法还包括利用电连接至第二焊盘的测试系统测试静电放电保护电路。7.如权利要求1所述的方法，其中，在所述管芯是包含多个管芯的晶片的部分的情况下执行测试。8.如权利要求7所述的方法，其中，在所述管芯从所述晶片分离之后连接所述第一焊盘和所述第二焊盘。9.如权利要求1所述的方法，其中，在封装所述管芯期间连接所述第一焊盘和所述第二焊盘。10.如权利要求1所述的方法，其中，连接所述第一焊盘和所述第二焊盘包括形成连接所述第一焊盘和第二焊盘的引线键合。11.如权利要求1所述的方法，其中，连接所述第一焊盘和所述第二焊盘包括连接第一引线至所述第一焊盘和至引线框架的一部分；和连接第二引线至所述第二焊盘和至所述引线框架的一部分。12.如权利要求11所述的方法，其中所述引线框架的部分包括外部引线，所述外部引线在包含所述管芯的封装中提供到所述第一和第二焊盘的电连接。13.如权利要求1所述的方法，其中，连接所述第一焊盘和所述第二焊盘包括在所述第一焊盘上形成第一导电凸点；在所述第二焊盘上形成第二导电凸点；以及连接所述第一导电凸点和所述第二导电凸点至导电区。14.如权利要求13所述的方法，其中，连接所述第一导电凸点和所述第二导电凸点至导电区包括使所述管芯的表面接触包括所述导电区的衬底，在所述表面上形成有所述第一和第二导电凸点；和执行回流工艺，所述回流工艺连接所述导电凸点至所述导电区。15.一种制造半导体器件的方法...

【专利技术属性】
技术研发人员：理查德·威廉，迈克尔·康奈尔，陈伟钿，
申请(专利权)人：先进模拟科技公司，先进模拟科技香港有限公司，
类型：发明
国别省市：