静电放电保护电路和静电放电保护方法技术

本发明专利技术涉及静电放电(ESD)保护电路和ESD保护方法。ESD保护电路包括由依次串联在地电位和电源电位之间的第一和第二NMOS晶体管构成的静电放电通道；ESD事件检测单元；连接在ESD事件检测单元的输出端和第一晶体管的栅极之间的第一驱动单元；和连接在ESD事件检测单元的输出端和第二晶体管的栅极之间的第二驱动单元。第一和第二驱动单元在ESD事件期间分别使第一和第二晶体管导通，而在未发生ESD事件的期间分别使第一和第二晶体管关断。根据本发明专利技术的ESD保护电路可以采用安全工作电压较小的两个串联的晶体管来代替安全工作电压较大的单个晶体管作为静电放电通道，由于安全工作电压较小的晶体管具有更好的电流性能，从而能够大大节约芯片面积。

【技术实现步骤摘要】

本专利技术一般地涉及半导体集成电路(IC)，特别涉及IC中的静电放电(ESD)保护电路和静电放电保护方法。
技术介绍
随着半导体器件的几何尺寸不断减小，它们变得很容易被静电损坏。因此，对IC芯片的ESD保护变得越来越重要。图1示出了现有技术中常见的一种ESD保护电路100。在图1中，具有较大宽长比的NMOS晶体管110连接在电源(Vrc)和地(Vss)之间，作为静电放电通道，用于释放瞬时的ESD电流并对芯片中工作电路的电压进行箝位。串联的电阻器120和电容器130构成RC鉴频电路，用于检测电源和地之间的ESD事件的发生。级联的三个反相器140、150和160构成反相器链，其转换电阻器120和电容器130之间的节点NI的电压，以驱动NMOS晶体管110的栅极。当发生ESD事件(出现ESD脉冲)时，由于ESD脉冲的上升时间很短(例如，IOns左右)，其高频特性使得RC鉴频电路被激活，节点NI的电压为低，通过反相器链使得晶体管110的栅极电压为高，从而晶体管110导通，释放ESD电流。在芯片正常运行期间，RC鉴频电路不被激活，节点NI的电压为高，通过反相器链使得晶体管110的栅极电压为低，从而晶体管110关断。同样，当芯片加电时，由于电压上升较慢，RC鉴频电路不被激活，从而使得晶体管110关断。这样，图1的电路100可以实现对芯片的ESD保护。在实际中实现图1的电路时，为了保证晶体管110的寿命和安全，晶体管110的安全工作电压Vsw应当大于或等于芯片的电源电压V。。。这里，晶体管的安全工作电压Vsw指的是，晶体管能够长期稳定工作所承受的最大电压。这是晶体管自身的属性。换言之，当施加在晶体管的栅极、源极、漏极中任意二者之间的电压超过该晶体管的安全工作电压时，该晶体管将无法长期稳定地工作。例如，作为I/o器件的晶体管的Vsw可以是1. 8V、3. 3V、5V等等。然而，当电源电压V。。较大(例如，Vcc = 5V)时，满足相应的Vsw要求的晶体管110(例如，Vsff为5V的晶体管)的电流性能往往较差，即，晶体管的单位面积的沟道能够提供的电流较小。这时，为了提供足够的ESD电流，晶体管110必须具有很大的面积，导致芯片面积太大，这是不希望的。
技术实现思路
为此，专利技术人提供了一种新的ESD保护的技术方案，以节省芯片面积，同时仍能提供足够的ESD电流，从而解决现有技术中的上述问题。根据本专利技术的第一方面，提供了一种静电放电(ESD)保护电路，包括静电放电单元，包括第一晶体管和第二晶体管，第一晶体管和第二晶体管串联连接在第一电位和第二电位之间以形成静电放电通道，其中，第一电位低于第二电位，第一晶体管和第二晶体管均为NMOS晶体管，第一晶体管的源极连接到第一电位，第二晶体管的漏极连接到第二电位；ESD事件检测单元；第一驱动单元，连接在ESD事件检测单元的输出端和第一晶体管的栅极之间，在ESD事件期间，第一驱动单元使第一晶体管导通，而在未发生ESD事件的期间，第一驱动单元使第一晶体管关断；第二驱动单元，连接在ESD事件检测单元的输出端和第二晶体管的栅极之间，在ESD事件期间，第二驱动单元使第二晶体管导通，而在未发生ESD事件的期间，第二驱动单元使第二晶体管关断。可选地，第一晶体管和第二晶体管的安全工作电压都小于第二电位与第一电位的电压差。可选地，当第二晶体管关断时，第二电位与第二晶体管的栅极电压之差小于或等于第二晶体管的安全工作电压。可选地，第二驱动单元包括压控开关单元，连接在第二电位和第二晶体管的栅极之间，其控制端连接到ESD事件检测单元的输出端，其中该压控开关单元在ESD事件期间导通，而在未发生ESD事件的期间关断；第一分压单元，第一分压单元的第一端连接到第二晶体管的栅极，第二端连接到第一电位；以及第二分压单元，第二分压单元的第一端连接到第 二电位，第二端连接到第二晶体管的栅极。可选地，在未发生ESD事件的期间，第一分压单元具有第一等效电阻，第二分压单元具有第二等效电阻，第一等效电阻和第二等效电阻被选择为使得在未发生ESD事件的期间，第二电位与第二晶体管的栅极电压之差小于或等于第二晶体管的安全工作电压。可选地，第一等效电阻与第二等效电阻之和大于5ΜΩ。可选地，第一驱动单元为单个反相器或级联的奇数个反相器。可选地，所述压控开关单元为PMOS晶体管，其栅极连接到ESD事件检测单元的输出端，源极连接到第二电位，漏极连接到第二晶体管的栅极。可选地，第一分压单元由一个或多个串联的NMOS晶体管构成，每个NMOS晶体管的栅极均连接到ESD事件检测单元的输出端。可选地，第二分压单元包括第三晶体管，其中，第三晶体管为PMOS晶体管，其栅极连接到第一电位，源极连接到第二电位，漏极连接到第二晶体管的栅极。可选地，第二分压单元还包括第一电阻单元，第一电阻单元连接在第三晶体管的栅极和第一电位之间。可选地，第一电阻单元是栅极接高电压的NMOS晶体管。可选地，ESD事件检测单元包括串联的滤波电阻器和滤波电容器，所述滤波电阻器的一端与所述滤波电容器的一端相连作为所述ESD事件检测单元的输出端，而所述滤波电阻器和所述滤波电容器的另一端分别与第二电位和第一电位连接。可选地，所述ESD保护电路还包括由至少一个反相器构成的第三驱动单元，该第三驱动单元的输入端连接到所述ESD事件检测单元的输出端，该第三驱动单元的输出端连接到第一驱动单元的输入端和第二驱动单元的输入端。根据本专利技术的第二方面，提供一种静电放电(ESD)保护方法，其中，由串联连接在第一电位和第二电位之间的第一晶体管和第二晶体管形成静电放电通道，第一电位低于第二电位，第一晶体管和第二晶体管均为NMOS晶体管，第一晶体管的源极连接到第一电位，第二晶体管的漏极连接到第二电位，所述方法包括检测ESD事件，并输出控制信号；以及基于所述控制信号，在ESD事件期间，使第一晶体管和第二晶体管导通，而在未发生ESD事件的期间，使第一晶体管和第二晶体管关断。可选地，第一晶体管和第二晶体管的安全工作电压都小于第二电位与第一电位的电压差。可选地，第一晶体管和第二晶体管分别由不同的驱动电路来控制。可选地，利用连接在第二电位和第二晶体管的栅极之间的压控开关单元来控制第二晶体管的导通和关断。可选地，所述ESD保护方法还包括在未发生ESD事件的期间控制第二晶体管的栅极电压，以使得第二电位与第二晶体管的栅极电压之差小于或等于第二晶体管的安全工作电压。可选地，在未发生ESD事件的期间控制第二晶体管的栅极电压的步骤包括设置第一分压单元和第二分压单元，其中第一分压单元的第一端连接到第二晶体管的栅极，第二端连接到第一电位，第二分压单元的第一端连接到第二电位，第二端连接到第二晶体管 的栅极；以及选择第一分压单元和第二分压单元在未发生ESD事件的期间的等效电阻，以使得在未发生ESD事件的期间，第二电位与第二晶体管的栅极电压之差小于或等于第二晶体管的安全工作电压。可选地，第一分压单元和第二分压单元的等效电阻之和大于5ΜΩ。可选地，检测ESD事件，并输出控制信号的步骤包括设置串联的滤波电阻器和滤波电容器，所述滤波电阻器的一端与所述滤波电容器的一端相连作为公共端，而所述滤波电阻器和所述滤波电容器的的另一端分别与第二电位和第一电位连接；以本文档来自技高网...

【技术保护点】
一种静电放电(ESD)保护电路，包括：静电放电单元，包括第一晶体管和第二晶体管，第一晶体管和第二晶体管串联连接在第一电位和第二电位之间以形成静电放电通道，其中，第一电位低于第二电位，第一晶体管和第二晶体管均为NMOS晶体管，第一晶体管的源极连接到第一电位，第二晶体管的漏极连接到第二电位；ESD事件检测单元；第一驱动单元，连接在ESD事件检测单元的输出端和第一晶体管的栅极之间，在ESD事件期间，第一驱动单元使第一晶体管导通，而在未发生ESD事件的期间，第一驱动单元使第一晶体管关断；第二驱动单元，连接在ESD事件检测单元的输出端和第二晶体管的栅极之间，在ESD事件期间，第二驱动单元使第二晶体管导通，而在未发生ESD事件的期间，第二驱动单元使第二晶体管关断。

【技术特征摘要】
1.一种静电放电(ESD)保护电路，包括静电放电单元，包括第一晶体管和第二晶体管，第一晶体管和第二晶体管串联连接在第一电位和第二电位之间以形成静电放电通道，其中，第一电位低于第二电位，第一晶体管和第二晶体管均为NMOS晶体管，第一晶体管的源极连接到第一电位，第二晶体管的漏极连接到第二电位；ESD事件检测单元；第一驱动单元，连接在ESD事件检测单元的输出端和第一晶体管的栅极之间，在ESD事件期间，第一驱动单元使第一晶体管导通，而在未发生ESD事件的期间，第一驱动单元使第一晶体管关断；第二驱动单元，连接在ESD事件检测单元的输出端和第二晶体管的栅极之间，在ESD事件期间，第二驱动单元使第二晶体管导通，而在未发生ESD事件的期间，第二驱动单元使第_■晶体管关断。2.如权利要求1所述的ESD保护电路，其中，第一晶体管和第二晶体管的安全工作电压都小于第二电位与第一电位的电压差。3.如权利要求1所述的ESD保护电路，其中，当第二晶体管关断时，第二电位与第二晶体管的栅极电压之差小于或等于第二晶体管的安全工作电压。4.如权利要求1所述的ESD保护电路，其中，第二驱动单元包括压控开关单元，连接在第二电位和第二晶体管的栅极之间，其控制端连接到ESD事件检测单元的输出端，其中该压控开关单元在ESD事件期间导通，而在未发生ESD事件的期间关断；第一分压单元，第一分压单元的第一端连接到第二晶体管的栅极，第二端连接到第一电位；以及第二分压单元，第二分压单元的第一端连接到第二电位，第二端连接到第二晶体管的栅极。5.如权利要求4所述的ESD保护电路，其中，在未发生ESD事件的期间，第一分压单元具有第一等效电阻，第二分压单元具有第二等效电阻，第一等效电阻和第二等效电阻被选择为使得在未发生ESD事件的期间，第二电位与第二晶体管的栅极电压之差小于或等于第二晶体管的安全工作电压。6.如权利要求5所述的ESD保护电路，其中，第一等效电阻与第二等效电阻之和大于5ΜΩ。7.如权利要求1-6中任一项所述的ESD保护电路，其中，第一驱动单元为单个反相器或级联的奇数个反相器。8.如权利要求4-6中任一项所述的ESD保护电路，其中，所述压控开关单元为PMOS晶体管，其栅极连接到ESD事件检测单元的输出端，源极连接到第二电位，漏极连接到第二晶体管的栅极。9.如权利要求4-6中任一项所述的ESD保护电路，其中，第一分压单元由一个或多个串联的NMOS晶体管构成，每个NMOS晶体管的栅极均连接到ESD事件检测单元的输出端。10.如权利要求4-6中任一项所述的ESD保护电路，其中，第二分压单元包括第三晶体管，其中，第三晶体管为PMOS晶体管，其栅极连接到第一电位，源极连接到第二电位，漏极连接到第二晶体管的栅极。11.如权利要求10所述的ESD保护电路，其中，第二分压单元还包括第一电阻单元，第一电阻单元连接...

【专利技术属性】
技术研发人员：朱恺，程惠娟，陈捷，郭之光，李宏伟，
申请(专利权)人：中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：