用于提升静电放电保护能力的版图结构制造技术

本发明专利技术提供一种用于提升静电放电保护能力的版图结构，其特征在于，静电放电保护器件与被保护的特征线宽小的器件位于同一阱区之上。根据本发明专利技术，可以对特征线宽小的器件进行有效的静电放电保护，同时，降低成本和电路设计难度，增加电路设计的灵活性。

【技术实现步骤摘要】
用于提升静电放电保护能力的版图结构
本专利技术涉及半导体设计与制造工艺，具体而言涉及一种用于提升静电放电保护能力的版图结构。
技术介绍
静电放电(ESD)是在我们生活中普遍存在的自然现象，但静电放电时在短时间内产生的大电流，会对集成电路产生致命的损伤，是集成电路生产应用中造成失效的重要问题。例如，对于发生在人体上的静电放电现象，通常发生在几百个纳秒内，最大的电流峰值可能达到几个安培，其它模式静电放电发生的时间更短，电流也更大。如此大的电流在短时间内通过集成电路，产生的功耗会严重超过其所能承受的最大值，从而对集成电路产生严重的物理损伤并导致其最终失效。为了解决该问题，在实际应用中主要从环境和电路本身两方面来解决。环境方面，主要是减少静电的产生和及时消除静电，例如，应用不易产生静电的材料、增加环境湿度、操作人员和设备接地等。电路方面，主要是增加集成电路本身的静电放电耐受能力，例如增加额外的静电保护器件或者电路来保护集成电路内部电路不被静电放电损害。
技术实现思路
针对现有技术的不足，本专利技术提供一种用于提升静电放电保护能力的版图结构，静电放电保护器件与特征线宽小的器件位于同一阱区之上，所述特征线宽小的器件位于中间部分，所述特征线宽小的器件的两侧布置所述静电放电保护器件。在一个示例中，所述特征线宽小的器件为冗余MOS，所述静电放电保护器件为GGNMOS(GateGroundedNMOS，栅极接地的NMOS)。在一个示例中，通过修改光刻掩膜板的图案尺寸来调节所述特征线宽小的器件和所述静电放电保护器件的尺寸比例。在一个示例中，所述特征线宽小的器件的沟道长度大于所述静电放电保护器件的沟道长度。在一个示例中，所述特征线宽小的器件和所述静电放电保护器件为双栅结构，栅极之间共用一个源极。在一个示例中，所述源极掺杂有N+型杂质，所述N+型杂质包括磷、氮、砷、锑或铋。在一个示例中，所述静电放电保护器件的栅极和源极接在一起连接接地端。在一个示例中，所述特征线宽小的器件的源极连接接地端。在一个示例中，所述特征线宽小的器件的漏极和所述静电放电保护器件的漏极均连接I/O端口。在一个示例中，所述特征线宽小的器件的线宽小于100微米。根据本专利技术，可以对特征线宽小的器件进行有效的静电放电保护，同时，降低成本和电路设计难度，增加电路设计的灵活性。附图说明本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例及其描述，用来解释本专利技术的原理。附图中：图1为现有的ESD保护技术中常用的GGNMOS的示意性剖面图；图2为现有的ESD保护电路所对应的版图结构的示意图；图3为根据本专利技术示例性实施例的ESD保护电路所对应的版图结构的示意图；图4为实施ESD保护时放电电流在与图3示出的版图结构对应的电路结构中的流向的示意图。具体实施方式在下文的描述中，给出了大量具体的细节以便提供对本专利技术更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本专利技术可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本专利技术发生混淆，对于本领域公知的一些技术特征未进行描述。应当理解的是，本专利技术能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本专利技术的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本专利技术教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。在此使用的术语的目的仅在于描述具体实施例并且不作为本专利技术的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。当集成电路(IC)开始工作时，来自外部的高能量施加给IC，在IC中会出现瞬间发生的静电放电现象。静电放电会在IC内部产生瞬时高压，其将导致栅氧化物的击穿，使IC出现故障。现有技术中常用的静电放电保护电路为GGNMOS，随着MOS器件的特征尺寸的不断减小，不断减小的栅氧化物厚度对静电放电的冲击越来越敏感。现有技术中常用的静电放电保护电路为GGNMOS，如图1所示，在GGNMOS的NMOS区中，源极S和栅极G接地，拾取区(Pickup)也接地，在每对源极S和漏极D之间形成的NPN结与所述拾取区之间形成的电阻分别为R1、R2、R3和R4，其中每对源极S和漏极D之间形成的NPN结称为指(finger)。当发生静电放电时，GGNMOS中的每个指同时开启静电放电保护。在时钟电路应用中，MOS的宽度不能太大否者会影响时钟电路的频率。在现有的静电放电电路保护方案中，经常是采用特征线宽小的器件作为端口电路，例如冗余MOS，然后并联GGNMOS或者其它与GGNMOS的工作原理类似的静电放电保护电路。特征线宽小的器件的线宽通常小于100微米，具体大小根据版图设计的具体需要而定。由于GGNMOS或者其它与GGNMOS的工作原理类似的静电放电保护电路的结构较为复杂，占用的版图面积较大，因此，如图2所示，在现有的静电放电电路保护方案所对应的版图结构中，静电放电保护器件201和特征线宽小的器件202分别位于不同的阱区之上。静电放电保护器件201和特征线宽小的器件202之间的部分存在场氧或者浅沟槽隔离之类的隔离结构，也可能存在所述隔离结构和其它器件。由于特征线宽小的器件202的栅极连接内部电路的控制端，触发电压低，在出现静电放电时，静电放电产生的能量基本上都会经由特征线宽小的器件释放，由于静电放电保护器件和特征线宽小的器件分别位于不同的阱区之上，而二者本文档来自技高网...

【技术保护点】
一种用于提升静电放电保护能力的版图结构，其特征在于，静电放电保护器件与特征线宽小的器件位于同一阱区之上，所述特征线宽小的器件位于中间部分，所述特征线宽小的器件的两侧布置所述静电放电保护器件。

【技术特征摘要】
1.一种用于提升静电放电保护能力的版图结构，其特征在于，静电放电保护器件与特征线宽小的器件位于同一阱区之上，所述特征线宽小的器件位于中间部分，所述特征线宽小的器件的两侧布置所述静电放电保护器件。2.根据权利要求1所述的版图结构，其特征在于，所述特征线宽小的器件为冗余MOS，所述静电放电保护器件为GGNMOS。3.根据权利要求1所述的版图结构，其特征在于，通过修改光刻掩膜板的图案尺寸来调节所述特征线宽小的器件和所述静电放电保护器件的尺寸比例。4.根据权利要求1所述的版图结构，其特征在于，所述特征线宽小的器件的沟道长度大于所述静电放电保护器件的沟道长度。5.根据权利要求1所述的版图结构，其特征在于，所述特...

【专利技术属性】
技术研发人员：汪广羊，
申请(专利权)人：无锡华润上华科技有限公司，
类型：发明
国别省市：江苏,32