用于高密度天线保护二极管的电路和布图制造技术

提供了一种用于减小天线效应的MOS器件。MOS器件包括二极管，包含第一nMOS晶体管，具有第一nMOS晶体管源极、第一nMOS晶体管漏极、第一nMOS晶体管栅极和nMOS晶体管本体。nMOS晶体管本体耦合至第一电压源并且是二极管的阳极。第一nMOS晶体管源极、第一nMOS晶体管漏极和第一nMOS晶体管栅极耦合在一起并且是二极管的阴极。MOS器件进一步包括延伸在驱动区输出端和负载输入端之间的互连。互连耦合至二极管的阴极。互连可以延伸在仅在驱动区输出端和负载输入端之间的一个金属层上。

Circuit and layout for high density antenna protection diode

A MOS device for reducing the antenna effect is provided. The MOS device includes diodes, including the first nMOS transistor, the first nMOS transistor source, the first nMOS transistor drain, the first nMOS transistor gate and the nMOS transistor body. The nMOS transistor is coupled to the first voltage source and the anode of the diode. The first nMOS transistor source, the first nMOS transistor drain and the first nMOS transistor gate are coupled together and are the cathodes of the diode. The MOS device further includes an interconnect extending between the output end of the drive area and the load input. The interconnect is coupled to the cathode of the diode. The interconnect can be extended on a metal layer only between the output end of the drive area and the input end of the load.

【技术实现步骤摘要】
【国外来华专利技术】用于高密度天线保护二极管的电路和布图相关申请的交叉引用本申请要求享有2015年6月19日提交的美国专利申请No.14/744,703的、主题为“CIRCUITANDLAYOUTFORAHIGHDENSITYANTENNAPROTECTIONDIODE”的优先权，该申请在此通过全文引用的方式将其内容并入本文。
本公开总体涉及电路和布图构造，并且更特别地涉及用于高密度天线保护二极管的电路和布图。
技术介绍
天线效应是可以由于等离子体诱导的栅极电介质损伤而在金属氧化物半导体(MOS)集成电路的制造期间引起良率和可靠性问题的效应。为了避免作为天线效应的结果的良率/可靠性问题，可以遵循一套天线规则。对该规则的违背可以称作天线违背。可以通过在栅极附近添加二极管以保护栅极的栅极电介质而避免天线违背。该二极管可以称作“天线二极管”。当前需要提供改进保护以避免天线违背并具有紧凑性布图的改进天线二极管。
技术实现思路
在本公开的一个方面中，提供了一种用于减小天线效应的MOS器件。MOS器件包括二极管和互连。二极管包括第一n型MOS(nMOS)晶体管，具有第一nMOS晶体管源极、第一nMOS晶体管漏极、第一nMOS晶体管栅极、以及nMOS晶体管本体。nMOS晶体管本体耦合至第一电压源并且是二极管的阳极。第一nMOS晶体管源极、第一nMOS晶体管漏极、和第一nMOS晶体管栅极耦合在一起并且是二极管的阴极。互连延伸在驱动器输出端与负载输入端之间。互连耦合至二极管的阴极。在本公开的一个方面中，MOS二极管包括p型MOS(pMOS)晶体管和nMOS晶体管。pMOS晶体管具有pMOS晶体管源极、pMOS晶体管漏极、pMOS晶体管栅极、和pMOS晶体管本体。pMOS晶体管漏极、pMOS晶体管源极和pMOS晶体管本体耦合在一起并且耦合至第一电压源。nMOS晶体管具有nMOS晶体管源极、nMOS晶体管漏极、nMOS晶体管栅极、和nMOS晶体管本体。nMOS晶体管本体耦合至第二电压源并且是二极管的阳极。第二电压源低于第一电压源。nMOS晶体管栅极、nMOS晶体管源极、nMOS晶体管漏极和pMOS晶体管栅极耦合在一起并且是二极管的阴极。附图说明图1A是用于说明天线效应和天线违背的示意图。图1B是用于说明用于避免天线违背的第一方案的示意图。图1C是用于说明用于避免天线违背的第二方向的示意图。图2是用于天线二极管的电路图。图3是图2的天线二极管的单元布图。图4是用于示例性天线阳极的电路图。图5是图4的示例性天线二极管的示例性单元布图。图6是图4和图5的示例性天线二极管的示例性方法的流程图。具体实施方式结合附图以下阐述的详细说明书意在作为各个配置的说明并且并非意在仅代表其中可以实施在此所述概念的配置。详细说明书为了提供对各个概念的全面理解的目的而包括具体细节。然而，对于本领域技术人员将明显的是可以不采用这些具体细节而实践这些概念。在一些情形中，以方框图形式示出广泛已知的结构和部件以便于避免模糊这些概念。将在以下详细说明书中描述设备和方法并且可以由各种组块、模块、部件、电路、步骤、工艺、算法、元件等在附图中示出。标准单元是可以采用数字逻辑实施的集成电路。专用集成电路(ASIC)诸如芯片上系统(SoC)装置可以包含数千至数百万个标准单元。减小ASICs的大小/占地面积是有利的。如上文所述，天线效应是可以由于等离子诱导栅极电介质损伤而在MOS集成电路的制造期间引起良率和可靠性问题的效应。为了避免作为天线效应结果的良率/可靠性问题，可以遵循一套天线规则。这些规则的违背可以称作天线违背。可以通过在栅极附近添加二极管以保护栅极的栅极电介质而避免天线违背。添加天线二极管以避免天线违背增加了包括这些天线二极管的ASICs的占地面积。因此，需要具有紧凑性布图而同时提供改进的保护以用于避免天线违背的天线二极管。图1A是用于说明天线效应和天线违背的示意图100。图1B是用于说明用于避免天线违背的第一方案的示意图130。图1C是用于说明用于避免天线违背的第二方案的示意图160。参照图1A，网络可以包括驱动器(源极/漏极扩散区域)(也称作驱动器输出)104和负载(栅极)(也称作负载输入)102。源极/漏极扩散区域104可以通过金属一(M1)层互连108、金属二(M2)层互连110、M1层互连106、以及用于互连源极/漏极扩散区域104、栅极102和互连106、108、110的通孔(V0，V1)而耦合至栅极102。在网络的制造/构造过程期间，在栅极102耦合至源极/漏极扩散区域104之前，可以在M1层互连106上构建(例如通过刻蚀工艺)电压。M1层互连106上电压可以高于通常提供至栅极102的电压。比提供至栅极102的额定电压更高可以使得紧贴栅极下方的栅极电介质击穿。该过程可以称作栅极电介质击穿。如果栅极电介质是二氧化硅，该过程可以称作栅极氧化物击穿。参照图1B，可以通过缩短M1层互连106而避免天线违背。已缩短的M1层互连106不太可能在制造/构造过程期间收集电荷。参照图1C，备选地，可以通过将二极管112(在此称作“天线二极管”)耦合至M1层互连106而避免天线违背。天线二极管112被配置为仅在比提供至栅极102的额定电压较高的电压下、但是在比引起对栅极电介质损伤所需的电压较低的电压下传导电流。例如，如果提供至栅极的额定电压是Vdd并且栅极电介质开始在VB下击穿，则可以配置天线二极管112以当跨越天线二极管112的电压V是Vdd<V<VB时传导电流。尽管天线二极管112的添加的确防止了天线违背，但是天线二极管112的确添加电容至网络，并且增加了包括这些天线二极管112的ASIC的占地面积。因此，具有紧凑性布局和最小电容的天线二极管单元将是有益的。图2是用于天线二极管的电路图200。天线二极管由nMOS晶体管202形成。nMOS晶体管202的栅极204连接至nMOS晶体管202的源极206，并且栅极/源极204/206连接至Vss。当天线二极管在单元(例如标准单元)中时，对应的pMOS晶体管212被断开并且不可操作。具体地，pMOS晶体管212的漏极218连接至pMOS晶体管212的源极216，并且漏极/源极218/216连接至Vdd。pMOS晶体管的栅极214可以浮置。nMOS晶体管202的漏极208是阴极，并且nMOS晶体管202的源极/栅极206/204是阳极。天线二极管的阴极可以耦合至互连(例如互连106)以减小在耦合至互连的栅极的栅极电介质上的天线效应。图3是图2的天线二极管的单元布局。如图3中所示，pMOS栅极互连中的每一个是浮置的，并且pMOS源极/漏极连接至Vdd，并且因此pMOS晶体管在天线二极管单元内是不可操作的。天线二极管单元包括nMOS晶体管302、nMOS晶体管304、nMOS晶体管306、以及nMOS晶体管308。nMOS晶体管304、306、308的栅极互连(也称作“多晶硅”互连)316、320、324分别由金属POLY(MP)层互连350连接在一起。栅极316、320、324通过切割多晶硅掩模340而与pMOS晶体管分离，这在制造处理期间切割了栅极互连316、320、324。nMOS晶体管308的源极32本文档来自技高网...

【技术保护点】
一种用于减小天线效应的金属氧化物半导体(MOS)器件，包括：二极管，包括第一n型MOS(nMOS)晶体管，具有第一nMOS晶体管源极、第一nMOS晶体管漏极、第一nMOS晶体管栅极和nMOS晶体管本体，所述nMOS晶体管本体耦合至第一电压源并且是所述二极管的阳极，其中所述第一nMOS晶体管源极、所述第一nMOS晶体管漏极和所述第一nMOS晶体管栅极耦合在一起并且是所述二极管的阴极；以及互连，延伸在驱动器输出端和负载输入端之间，所述互连耦合至所述二极管的阴极。

【技术特征摘要】
【国外来华专利技术】2015.06.19 US 14/744,7031.一种用于减小天线效应的金属氧化物半导体(MOS)器件，包括：二极管，包括第一n型MOS(nMOS)晶体管，具有第一nMOS晶体管源极、第一nMOS晶体管漏极、第一nMOS晶体管栅极和nMOS晶体管本体，所述nMOS晶体管本体耦合至第一电压源并且是所述二极管的阳极，其中所述第一nMOS晶体管源极、所述第一nMOS晶体管漏极和所述第一nMOS晶体管栅极耦合在一起并且是所述二极管的阴极；以及互连，延伸在驱动器输出端和负载输入端之间，所述互连耦合至所述二极管的阴极。2.根据权利要求1所述的MOS器件，其中，所述二极管进一步包括第二nMOS晶体管，具有第二nMOS晶体管源极、第二nMOS晶体管漏极、第二nMOS晶体管栅极和所述nMOS晶体管本体，其中所述第一nMOS晶体管源极、所述第一nMOS晶体管漏极、所述第一nMOS晶体管栅极、所述第二nMOS晶体管源极、所述第二nMOS晶体管漏极和所述第二nMOS晶体管栅极耦合在一起并且是所述二极管的所述阴极。3.根据权利要求2所述的MOS器件，其中，所述第一nMOS晶体管源极、所述第一nMOS晶体管漏极、所述第二nMOS晶体管源极和所述第二nMOS晶体管漏极包括由所述第一nMOS晶体管栅极和所述第二nMOS晶体管栅极所分离的至少三个分离区域。4.根据权利要求2所述的MOS器件，进一步包括：第一p型MOS(pMOS)晶体管，具有第一pMOS晶体管源极、第一pMOS晶体管漏极、第一pMOS晶体管栅极和pMOS晶体管本体；以及第二pMOS晶体管，具有第二pMOS晶体管源极、第二pMOS晶体管漏极、第二pMOS晶体管栅极和pMOS晶体管本体，所述pMOS晶体管本体耦合至比所述第一电压源高的第二电压源，其中所述第一pMOS晶体管源极、所述第一pMOS晶体管漏极、所述第二pMOS晶体管源极和所述第二pMOS晶体管漏极一起耦合至所述第二电压源，以及其中所述第一pMOS晶体管栅极、所述第二pMOS晶体管栅极、所述第一nMOS晶体管源极、所述第一nMOS晶体管漏极、所述第一nMOS晶体管栅极、所述第二nMOS晶体管源极、所述第二nMOS晶体管漏极和所述第二nMOS晶体管栅极耦合在一起并且是所述二极管的所述阴极。5.根据权利要求4所述的MOS器件，其中，所述第一pMOS晶体管源极、所述第一pMOS晶体管漏极、所述第二pMOS晶体管源极、和所述第二pMOS晶体管漏极包括由所述第一pMOS晶体管栅极和所述第二pMOS晶体管栅极所分离的至少三个分离区域。6.根据权利要求4所述的MOS器件，其中，所述第一pMOS晶体管栅极和所述第一nMOS晶体管栅极由沿第一方向延伸的第一栅极互连形成，以及所述第二pMOS晶体管栅极和所述第二nMOS晶体管栅极由平行于沿所述第一方向的所述第一栅极互连而延伸的第二栅极互连形成。7.根据权利要求6所述的MOS器件，其中，所述第一pMOS晶体管栅极和所述第二pMOS晶体管栅极与沿正交于所述第一方向的第二方向延伸的金属POLY(MP)层互连耦合在一起。8.根据权利要求4所述的MOS器件，其中，所述第一nMOS晶体管源极、所述第一nMOS晶体管漏极、所述第二nMOS晶体管源极、和所述第二nMOS晶体管漏极由金属一(M1)层互连耦合至所述第一nMOS晶体管栅极、所述第二nMOS晶体管栅极、所述第一pMOS晶体管栅极和所述第二pMOS晶体管栅极。9.根据权利要求1所述的MOS器件，其中，所述互连在仅在所述驱动器输出端和所述负载输入端之间的一个金属层上延伸。10.一种金属氧化物半导体(MOS)二极管，包括：p型MOS(pMOS)晶体管，具有pMOS晶体管源极、pMOS晶体管漏极、pMOS晶体管栅极和pMOS晶体管本体，其中所述pMOS晶体管漏极、所述pMOS晶体管源极和所述pMOS晶体管本体耦合在一起并且耦合至第一电压源；以及n型MOS(nMOS)晶体管，具有nMOS晶体管源极、nMOS晶体管漏极、nMOS晶体管栅极和nMOS晶体管本体，所述nMOS晶体管本体耦合至第二电压源并且是所述二极管的阳极，所述第二电压源低于所述第一电压源，其中所述nMOS晶体管栅极、所述nMOS晶体管源极、所述nMOS晶体管漏极和所述pMOS晶体管栅极耦合在一起并且是所述二极管的阴极。11.根据权利要求10所述的MOS二极管，其中，所述nMOS晶体管包括第一nMOS晶体管和第二nMOS晶体管，所述第一nMOS晶体管具有第一nMOS晶体管源极、第一nMOS晶体管漏极和第一nMOS晶体管栅极，所述第二nMOS晶体管具有第二nMOS晶体管源极、第二nMOS晶体管漏极和第二nMOS晶体管栅极。12.根据权利要求11所述的MOS二极管，其中，所述第一nMOS晶体管源极、所述第一nMOS晶体管漏极、所述第二nMOS晶体管源极和所述第二nMOS晶体管漏极包括由所述第一nMOS晶体管栅极和所述第二nMOS晶体管栅极所分离的至少三个分离区域。13.根据权利要求11所述的MOS二极管，其中，所述pMOS晶体管包括第一pMOS晶体管和第二pMOS晶体管，所述第一pMOS晶体管具有第一pMOS晶体管源极、第一pMOS晶体管漏极和第一pMOS晶体管栅极，所述第二pMOS晶体管具有第二pMOS晶体管源极、第二pMOS晶体管漏极和第二pMOS晶体管栅极。14.根据权利要求13所述的MOS二极管，其中，所述第一pMOS晶体管源极、所述第一pMOS晶体管漏极、所述第二pMOS晶体管源极和所述第二pMOS晶体管漏极包括由所述第一pMOS晶体管栅极和所述第二pMOS晶体管栅极所分离的至少三个分离区域。15.根据权利要求13所述的MOS二极管，其中，所述第一pMOS晶体管栅极和所述第一nMOS晶体管栅极由沿第一方向延伸的第一栅极互连形成，以及所述第二pMOS晶体管栅极和所述第二nMOS晶体管栅极由平行于沿所述第一方向的所述第一栅极互连而延伸的第二栅极互连形成。16.根据权利要求15所述的MOS二极管，其中，所述第一pMOS晶体管栅极和所述第二pMOS晶体管栅极与沿正交于所述第一方向的第二方向延伸的金属POLY(MP)层互连耦合在一起。17.根据权利要求13所述的MOS二极管，其中，所...

【专利技术属性】
技术研发人员：S·萨哈，R·S·希瑞马斯，R·V·古塔尔，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：美国,US