一种静电放电保护装置的检测电路及检测方法，所述静电放电保护装置的检测电路包括：二极管、监测晶体管、静电放电保护装置，所述静电放电保护装置的第一端与二极管的正极相连接，所述静电放电保护装置的第二端与监测晶体管的源极相连接，所述二极管的负极与监测晶体管的栅极相连接，所述静电放电保护装置与二极管的正极的连接端为第一测试端，所述静电放电保护装置与监测晶体管的源极的连接端为第二测试端，所述二极管的负极与监测晶体管的栅极的连接端为第三测试端。在第一测试端和第二测试端之间施加测试电流后，在第三测试端和第二测试端施加检测电压，从而可判断出所述静电放电保护装置是否真的有效。
【技术实现步骤摘要】
本专利技术涉及电路测试领域，特别涉及一种。
技术介绍
静电放电(Electrostatic Discharge,ESD)对半导体器件的损伤很大,据统计,每年因为静电放电给半导体和电子器件制造业造成的损失达到两百多亿美元。为此，用于防静电的静电放电保护装置的性能好坏变得非常重要。所述静电放电包括:组件充电模式(Charged Device Model, CDM)静电放电、人体放电模式(Human Body Model, HBM)静电放电和机械放电模式(Machine Model, MM)静电放电。所述组件充电模式(CDM)静电放电主要包括两种:(1)芯片级组件充电模式(Chip-Level Charged Device Model, Chip-Level CDM)静电放电，芯片在制造和使用过程中，经移动、摩擦等动作产生的静电电荷会积累在芯片中，一旦芯片的某个引脚与外界接触,原本积累在芯片内部的电荷,将从集成电路内部向外放电,并在极短时间内产生大电流的静电放电。(2)电路板级组件充电模式(Board-Level CDM)静电放电，芯片通过封装在电路板上以实现与外电路电学连接，但由于电路板在制造和使用的过程中，经移动、摩擦等动作产生的静电电荷会积累在电路板中，当芯片连接到电路板上时，电路板上积累的电荷会传递到芯片中，并在极短时间内产生大电流的静电放电。请参考图1，相比较与人体放电模式、机械放电模式具有数十纳秒至数百纳秒的放电时间，组件充电模式静电放电由于其放电时间极短，使得在静电放电保护电路尚未导通之前，静电电荷即透过组件中的寄生电容进行放电，由于电流脉冲的最大电流会达到15A，很可能会使得器件受损。且在现有技术中，大多数芯片的制作工艺为CMOS工艺，随着器件集成度的提高，MOS晶体管的栅氧化层的厚度越来越小，较薄的栅氧化层意味着MOS晶体管更容易因为遭受到静电放电而损毁。因此，业界提供了多种能保护器件免受静电放电影响的静电放电保护装置，更多关于静电放电保护装置请参考公开号为US2008/0285187A1的美国专利文献。但是现有技术中没有一种有效的测试电路及测试方法来判断各个静电放电保护装置是否有效。
技术实现思路
本专利技术解决的问题是提供一种，以判断各个静电放电保护装置是否有效。为解决上述问题，本专利技术实施例提供了一种静电放电保护装置的检测电路，包括:二极管、监测晶体管、静电放电保护装置，其中，所述静电放电保护装置具有第一端和第二端，所述静电放电保护装置的第一端与二极管的正极相连接，所述静电放电保护装置的第二端与监测晶体管的源极相连接，所述二极管的负极与监测晶体管的栅极相连接，所述静电放电保护装置与二极管的正极的连接端为第一测试端，所述静电放电保护装置与监测晶体管的源极的连接端为第二测试端，所述二极管的负极与监测晶体管的栅极的连接端为第三测试端。可选的，所述监测晶体管的源极与漏极相连。可选的，所述监测晶体管的漏极为第四测试端。可选的，所述二极管为一个或多个。本专利技术实施例还提供了一种利用所述静电放电保护装置的检测电路的检测方法，包括:在所述第一测试端输入测试电流，在所述第二测试端输出测试电流，所述测试电流的大小、持续时间与对应的静电放电的电流脉冲的大小、持续时间相一致；在施加测试电路后，在所述第二测试端和第三测试端两端施加检测电压，检测所述监测晶体管的栅氧化层的漏电流，从而判断所述静电放电保护装置是否有效。可选的，将所述测得的漏电流与正常情况下未损伤晶体管的栅氧化层的漏电流进行比较，判断出所述监测晶体管的栅氧化层是否被击穿或产生缺陷，从而判断出所述静电放电保护装置是否有效。可选的，在对所述监测晶体管的栅氧化层测试完后，如果监测晶体管的栅氧化层没有损伤，继续施加测试电流，并对所述监测晶体管再次进行检测，直到所述监测晶体管栅氧化层被击穿或产生缺陷，从而检测出所述静电放电保护装置的最大保护次数。本专利技术实施例还提供了另一种利用所述静电放电保护装置的检测电路的检测方法，包括:在所述第一测试端输入测试电流，在所述第二测试端输出测试电流，所述测试电流的大小、持续时间与对应的静电放电的电流脉冲的大小、持续时间相一致；施加测试电流后，在所述第二测试端和第三测试端施加栅极电压，在第四测试端和第二测试端施加源漏电压，检测监测晶体管的饱和漏极电流和阈值电压，从而判断所述静电放电保护装置是否有效。可选的，通过将所述测得的饱和漏极电流、阈值电压与正常情况下未损伤晶体管的饱和漏极电流、阈值电压进行比较，判断出所述监测晶体管是否受到损伤。可选的，在对所述监测晶体管的饱和漏极电流、阈值电压测试完后，如果监测晶体管没有损伤，继续施加测试电流，并对所述监测晶体管再次进行检测，直到所述监测晶体管测得的饱和漏极电流、阈值电压与正常情况下未损伤晶体管的饱和漏极电流、阈值电压不同，所述监测晶体管受到损伤，从而检测出所述静电放电保护装置的最大保护次数。与现有技术相比，本专利技术实施例具有以下优点:本专利技术实施例利用一个监测晶体管对所述静电放电保护装置进行测试，且所述第一测试端和静电放电保护装置之间具有一个二极管，通过在所述第一测试端输入测试电流，在所述第二测试端输出测试电流，所述测试电流的大小、持续时间与对应的静电放电的电流脉冲的大小、持续时间相一致，在施加测试电流后，在第三测试端和第二测试端两端施加检测电压，可判断出所述监测晶体管的栅氧化层是否被击穿或产生缺陷，不会受到静电放电保护装置的漏电流的影响，从而可判断出所述静电放电保护装置是否真的有效。进一步的，所述监测晶体管的源极或漏极连接有第四测试端，在所述第二测试端和第三测试端施加栅极电压，在第四测试端和第二测试端施加源漏电压，可测得监测晶体管的饱和漏极电流和阈值电压，将这些电学参数与正常情况下未损伤晶体管的对应电学参数进行比较，判断出所述监测晶体管是否被测试电流造成损伤，从而可判断出所述静电放电保护装置是否真的有效。附图说明图1是人体放电模式、机械放电模式和组件充电模式的放电持续时间和放电电流的对比图；图2是本专利技术第一实施例的静电放电保护装置的检测电路的结构示意图；图3是本专利技术第二实施例的静电放电保护装置的检测电路的结构示意图；图4是本专利技术第二实施例的静电放电保护装置为一个栅接地的N型场效应晶体管的检测电路的结构示意图；图5是利用本专利技术第二实施例的静电放电保护装置的检测电路的检测方法的流程不意图；图6是本专利技术第三实施例的静电放电保护装置的检测电路的结构示意图；图7是利用本专利技术第三实施例的静电放电保护装置的检测电路的检测方法的流程不意图。具体实施例方式在
技术介绍
中可知，由于现有技术中没有一种有效的测试电路及测试方法来判断各个静电放电保护装置是否真的有效，专利技术人经过研究，提出了一种。第一实施例请参考图2，为本专利技术第一实施例的一种静电放电保护装置的检测电路的结构示意图，包括:监测晶体管20、静电放电保护装置30，其中，所述静电放电保护装置30的第一端10与所述监测晶体管20的一端相连接，所述静电放电保护装置30的第二端40与所述监测晶体管20的另一端相连接。所述监测晶体管20用来模拟实际的芯片内部电路或外部电路，判断在所述静电放电保护装置30的保护下，实际的芯片内部电路或外部电路是否会因为静电放电造成损伤。本文档来自技高网...
【技术保护点】
一种静电放电保护装置的检测电路，其特征在于，包括：二极管、监测晶体管、静电放电保护装置，其中，所述静电放电保护装置具有第一端和第二端，所述静电放电保护装置的第一端与二极管的正极相连接，所述静电放电保护装置的第二端与监测晶体管的源极相连接，所述二极管的负极与监测晶体管的栅极相连接，所述静电放电保护装置与二极管的正极的连接端为第一测试端，所述静电放电保护装置与监测晶体管的源极的连接端为第二测试端，所述二极管的负极与监测晶体管的栅极的连接端为第三测试端。
【技术特征摘要】
【专利技术属性】
技术研发人员：甘正浩，冯军宏，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。