包含具有低带隙包覆层的沟道区的非平面半导体器件制造技术

描述了一种包含低带隙包覆层的沟道区的非平面半导体器件。例如，半导体器件包括被设置在衬底上方的由多条纳米线构成的竖直排列。每一条纳米线包括具有第一带隙的内部区域和包围所述内部区域的外部包覆层。所述包覆层具有第二较低带隙。栅叠置体被设置在所述纳米线中的每一条纳米线的所述沟道区上并且完全包围所述纳米线中的每一条纳米线的所述沟道区。所述栅极叠置体包括被设置在所述包覆层上并且包围所述包覆层的栅极电介质层和被设置在所述栅极电介质层上的栅极电极。源极区和漏极区被设置在所述纳米线的所述沟道区的任一侧上。

Non planar semiconductor devices containing a channel region with a low band gap coating

A non planar semiconductor device consisting of a channel area with a low band gap coating is described. For example, a semiconductor device consists of a vertical arrangement consisting of a plurality of nanowires on the top of the substrate. Each nanowire includes an internal region with a first band gap and an external coating that surrounds the inner region. The covering layer has a lower band gap of second. The gate overlay is disposed on the trench area of each nanowire in the nanowire and completely surrounds the trench area of each nanowire in the nanowire. The gate stack body comprises a grid dielectric layer arranged on the coating layer and surrounding the coating layer, and a grid electrode arranged on the gate dielectric layer. The source and drain areas are set on one side of the channel area of the nanowire.

【技术实现步骤摘要】
包含具有低带隙包覆层的沟道区的非平面半导体器件本申请为分案申请，其原申请是2015年2月17日进入中国国家阶段、国际申请日为2013年6月11日的国际专利申请PCT/US2013/045238，该原申请的中国国家申请号是201380044179.4，专利技术名称为“包含具有低带隙包覆层的沟道区的非平面半导体器件”。
本专利技术的实施例涉及半导体器件的领域，并且具体地涉及包含具有低带隙包覆层的沟道区的非平面半导体器件。
技术介绍
在过去几十年中，集成电路中特征的按比例缩放已经是日益增长的半导体产业的驱动力。按比例缩放到越来越小的特征实现了半导体芯片的有限基板面上的功能单元的增加密度。例如，缩小晶体管尺寸容许在芯片上并入增加数量的存储器件，导致制造具有增加容量的产品。然而，对更多容量的驱动不是没有问题。优化每一个器件的性能的必要性变得越来越显著。由于低有效质量连同降低的杂质散射，由Ⅲ-Ⅴ族材料系统形成的半导体器件在晶体管沟道中提供异常高的载流子迁移率。这种器件提供高驱动电流性能并且对未来的低功率、高速逻辑应用显得有前途的。然而，在基于Ⅲ-Ⅴ族材料的器件的领域中仍然需要显著的改善。另外，在本文档来自技高网...

【技术保护点】
一种集成电路结构，包括：位于衬底上方的多条纳米线，每一条纳米线都包括具有第一带隙的内部区域和包围所述内部区域的外部包覆层，所述包覆层具有第二较窄带隙；位于所述纳米线中的每一条纳米线的沟道区上并且完全包围所述纳米线中的每一条纳米线的沟道区的栅极叠置体，所述栅极叠置体包括位于所述包覆层上并且包围所述包覆层的栅极电介质层和位于所述栅极电介质层上的栅极电极；以及位于所述纳米线的两侧上的嵌入的源极区和嵌入的漏极区。

【技术特征摘要】
2012.09.27 US 13/629,1481.一种集成电路结构，包括：位于衬底上方的多条纳米线，每一条纳米线都包括具有第一带隙的内部区域和包围所述内部区域的外部包覆层，所述包覆层具有第二较窄带隙；位于所述纳米线中的每一条纳米线的沟道区上并且完全包围所述纳米线中的每一条纳米线的沟道区的栅极叠置体，所述栅极叠置体包括位于所述包覆层上并且包围所述包覆层的栅极电介质层和位于所述栅极电介质层上的栅极电极；以及位于所述纳米线的两侧上的嵌入的源极区和嵌入的漏极区。2.根据权利要求1所述的集成电路结构，其中，所述包覆层包括适合于传播波函数且具有低电阻的材料。3.根据权利要求2所述的集成电路结构，其中，每一个沟道区的所述内部区域包括适合于实质上阻止电流从源极区流向漏极区的材料。4.根据权利要求1所述的集成电路结构，其中，所述包覆层和所述内部区域的材料对选自于由InP/InGaAs、GaAs/AlGaAs以及AlInSb/InSb构成的组。5.根据权利要求1所述的集成电路结构，其中，所述包覆层是富含锗的，并且所述内部区域是富含硅的。6.根据权利要求1所述的集成电路结构，其中，所述包覆层具有适合于传播波函数的一部分并且抑制所述波函数的一部分进入每一个沟道区的所述内部区域的厚度。7.根据权利要求6所述的集成电路结构，其中，所述包覆层的厚度大约在50-100埃的范围中。8.根据权利要求1所述的集成电路结构，其中，所述栅极电介质层是高-k栅极电介质层，并且所述栅极电极是金属栅极电极。9.一种集成电路结构，包括：位于衬底上方的多条纳米线，每一条纳米线都包括具有第一带隙的内部区域和包围所述内部区域的外部包覆层，所述内部区域具有第一半导体材料，所述包覆层具有第二较窄带隙；位于所述纳米线中的每一条纳米线的沟道区上并且完全包围所述纳米线中的每一条纳米线的沟道区的栅极叠置体，所述栅极叠置体包括位于所述包覆层上并且包围所述包覆层的栅极电介质层和位于所述栅极电介质层上的栅极电极；位于所述栅极叠置体的两侧上并且位于鳍状物结构之上的一对绝缘间隔体，所述鳍状物结构包括交替的第一半导体材料层和第二半导体材料层，所述第一半导体材料具有所述第一半导体材料；以及位于所述一对绝缘间隔体的两侧上的源极区和漏极区。10.根据权利要求9所述的集成电路结构，其中，所述包覆层包括适合于传播波函数且具有低电阻的材料。11.根据权利要求10所述的集成电路结构，其中，每一个沟道区的所述内部区域包括适合于实质上阻止电流从源极区流向漏极区的材料。12.根据权利要求9所述的集成电路结构，其中，所述包覆层和所述内部区域的材料对选自于由InP/InGaAs、GaAs/AlGaAs以及AlInSb/InSb构成的组。13.根据权利要求9所述的集成电路结构，其中，所述包覆层是富含锗的，并且所述内部区域是富含硅的。14.根据权利要求9所述的集成电路结构，其中，所述包覆层具有适合于传播波函数的一部分并且抑制所述波函数的一部分进入每一个沟道区的所述内部区域的厚度。15.根据权利要求14所述的集成电路结构，其中，所述包覆层的厚度大约在50-100埃的范围中。16.根据权利要求9所述的集成电路结构，其中，所述源极区和所述漏极区形成在所述纳米线中的每一条纳米线的部分内。17.根据权利要求9所述的集成电路结构，其中，每一条纳米线的所述源极区和所述漏极区相对于彼此是分离的，所述集成电路结构还包括：包围分离的所述源极区中的每一个源极区的导电性源极接触部；以及包围分离的所述漏极区中的每一个漏极区的导电性漏极接触部。18.一种集成电路结构，包括：位于衬底上方并且包括三维半导体基体的异质结构，所述三维半导体基体具有沟道区，所述沟道区包括具有第一带隙的内部区域和至少部分地包围所述内部区域的外部包覆层，所述包覆层具有第二较窄带隙；位于所述沟道区上并且至少部分地包围所述沟道区的栅极叠置体，所述栅极叠置体包括位于所述包覆层上的栅极电介质层和位于所述栅极电介质层上的栅极电极，其中，所述包覆层仅部分包围所述沟道区的所述内部区域，并且所述栅极叠置体仅部分包围所述沟道区；以及位于沟道区的两侧上的嵌入的源极区和嵌入的漏极区。19.根据权利要求18所述的集成电路结构，其中，所述包覆层包括适合于传播波函数且具有低电阻的材料。20.根据权利要求19所述的集成电路结构，其中，所述沟道区的所述内部区域包括适合于实质上阻止电流从源极区流向漏极区的材料。21.一种集成电路结构，包括：位于衬底上方的纳米线，所述纳米线相对于所述衬底为水平取向并且包括具有第一带隙的内部区域和包围所述内部区域的外部包覆层，所述包覆层具有第二较窄带隙；位于所述纳米线的沟道区上并且完全包围所述纳米线的沟道区的栅极叠置体，所述栅极叠置体包括位于所述包覆层上并且...

【专利技术属性】
技术研发人员：M·拉多萨夫列维奇，G·杜威，B·舒金，D·巴苏，S·K·加德纳，S·苏里，R·皮拉里塞泰，N·慕克吉，H·W·田，R·S·周，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国,US