具有隔离区的横向扩散金属氧化物半导体场效应晶体管制造技术

本发明专利技术涉及一种具有隔离区的横向扩散金属氧化物半导体场效应晶体管。本发明专利技术公开一种形成于半导体衬底中的装置。所述装置包括形成于所述半导体衬底中的核心装置、包围所述核心装置的第一深沟槽隔离势垒，和形成于所述半导体衬底中、所述深沟槽隔离势垒外部的次级装置。所述装置还包括第二深沟槽隔离势垒，形成所述第二深沟槽隔离势垒以使所述次级装置与所述半导体衬底的其余部分隔离。所述次级装置的第一部分通过第一电连接器电连接到所述核心装置的第一部分，并且所述次级装置的第二部分通过第二电连接器电连接到所述核心装置的第二部分。

Transverse diffusion metal oxide semiconductor field effect transistor with isolation zone

The present invention relates to a transverse diffusion metal oxide semiconductor field effect transistor with a isolation zone. The invention discloses a device formed in a semiconductor substrate. The device comprises a core device formed in the semiconductor substrate, a first deep trench isolation barrier surrounding the core device, and a secondary device formed in the semiconductor substrate and the deep groove isolation barrier outside. The device also includes second deep trench isolation potential barriers, forming the second deep trench isolation barrier to isolate the secondary device from the rest part of the semiconductor substrate. The first part of the secondary device is electrically connected to the first part of the core device through the first electrical connector, and the second part of the secondary device is electrically connected to the second part of the core device through the second electrical connector.

【技术实现步骤摘要】
具有隔离区的横向扩散金属氧化物半导体场效应晶体管
本专利技术涉及一种形成于半导体衬底中的装置，特别涉及具有隔离区的横向扩散金属氧化物半导体场效应晶体管。
技术介绍
本申请案与2015年9月11日申请的标题为“半导体装置中的部分偏置隔离(PartiallyBiasedIsolationinSemiconductorDevices)”的第14/851,360号申请案有关。绝缘栅场效应晶体管(IGFET)装置广泛用于现代电子应用中。金属氧化物半导体场效应晶体管(MOSFET)装置和横向(双)扩散金属氧化物半导体(LDMOS)装置是这类IGFET装置的熟知例子。应广泛地对术语金属氧化物半导体和缩写MOS进行解释。具体地说，应理解，所述术语和缩写不仅仅限于使用“金属”和“氧化物”的结构，而是可能采用包括“金属”的任何类型的导体和包括“氧化物”的任何类型的电介质。术语场效应晶体管缩写为“FET”。众所周知，可以通过使用降低表面电场(RESURF)结构来获得LDMOST装置的经改进性能。功率晶体管装置被设计成容许功率应用中存在的高电流和电压，所述功率应用例如运动控制、安全气囊部署和汽车燃料喷射器驱动器。一种类型的功率MOS晶体管是横向扩散金属氧化物半导体(LDMOS)晶体管。在LDMOS装置中，在通道区与漏极区之间提供漂移空间。LDMOS装置可被设计成以高侧配置操作，在所述高侧配置中，所有装置端相对于衬底电位发生电平移位。被配置成用于高侧操作的装置已应用于DC到DC转换器中的电力开关，所述电力开关具有用于高侧和低侧的相应LDMOS装置。具备高侧功能的装置被设计成防止从LDMOS装置的本体区到底层衬底的直接正向偏置或穿通路径。LDMOS装置通常用于涉及工作电压大于40伏特的应用中，例如，汽车应用。通常经由LDMOS装置设计中的降低表面电场(RESURF)结构来防止从将如此高的电压施加到漏极而引起的击穿。RESURF结构被设计成在竖直和横向两个方向上耗尽LDMOS装置的漂移空间，从而降低漂移区处表面附近的电场，并且由此改进装置的关态击穿电压(BVdss)。一些LDMOS装置具有“双RESURF”结构。举例来说，在n通道LDMOS装置中，漂移空间包含上层n型区和下层p型区，其中n型掩埋隔离层在p型区下方。结构的双重性质是指两个区的耗尽和相关接合区域中电场的降低。双RESURF结构通常将漏极电压施加到隔离区，以便耗尽n型区和p型区两者。然而，以漏极电压使隔离区偏置会增加LDMOS装置的本体与掩埋隔离层之间的场应力。可能替代地在本体与掩埋隔离层之间发生击穿，从而限制击穿电压。解决此基于源极/本体的击穿的先前努力已带来了制造难题或使装置的静电放电(ESD)和安全操作区域(SOA)性能降级。已设想出改进措施来实现较高击穿电压和良好的SOA性能。尽管有改进措施，但所述装置具有寄生双极晶体管中的相对较高电流增益，所述寄生双极晶体管由p型装置本体、n型隔离环和p型衬底形成。结果，在电路切换期间已检测到较大衬底电流，同时电路中的感应组件在源极/本体端上引起负电位。
技术实现思路
提供此“
技术实现思路
”是为了以简化形式介绍下文在“具体实施方式”中进一步描述的一系列概念。此“
技术实现思路
”并非希望识别所主张主题的关键特征或基本特征，也并非希望用于限制所主张主题的范围。在一个实施例中，公开一种形成于半导体衬底中的装置。所述装置包括形成于所述半导体衬底中的核心装置、包围所述核心装置的第一深沟槽隔离势垒，和形成于所述半导体衬底中、所述深沟槽隔离势垒外部的次级装置。所述装置还包括第二深沟槽隔离势垒，形成所述第二深沟槽隔离势垒以使所述次级装置与所述半导体衬底的其余部分隔离。所述次级装置的第一部分通过第一电连接器电连接到所述核心装置的第一部分，并且所述次级装置的第二部分通过第二电连接器电连接到所述核心装置的第二部分。在另一实施例中，公开一种形成于半导体衬底中的装置。所述装置包括掺杂隔离势垒，所述掺杂隔离势垒安置于半导体衬底中并且限定所述掺杂隔离势垒内的核心装置区域。所述装置进一步包括隔离接触区和耗尽阱区，所述隔离接触区安置于半导体衬底中、核心装置区域外部，并且在操作期间施加电压到所述隔离接触区，所述耗尽阱区安置于半导体衬底中、核心装置区域外部，所述耗尽阱区电耦合隔离接触区与掺杂隔离势垒，使得掺杂隔离势垒以低于施加到隔离接触区的电压的电压电平被偏置。所述掺杂隔离势垒包括通过一个或多个深沟槽隔离区分离的第一掺杂隔离势垒和第二隔离势垒。使用安置在半导体衬底表面上方的金属线电连接第一掺杂隔离势垒与第二隔离势垒。在一些实施例中，钝化层安置在半导体衬底的顶表面上方。第一电连接器和第二电连接器安置在钝化层内上方。掺杂隔离势垒安置在第一深沟槽隔离势垒的第一侧和第二侧上。掺杂隔离势垒包括第一掺杂隔离势垒和第二掺杂隔离势垒，所述第一掺杂隔离势垒安置在第一深沟槽隔离势垒的第一侧上，所述第二掺杂隔离势垒安置在第一深沟槽隔离势垒的第二侧上。第一掺杂隔离势垒和第二掺杂隔离势垒通过第一电连接器而电连接。第三掺杂隔离势垒形成于所述第二深沟槽隔离势垒的一侧上。所述第三掺杂隔离势垒通过所述第一电连接器连接到所述第二掺杂隔离势垒。次级装置安置成使得所述次级装置在所有侧上包围核心装置。所述次级装置包括第一部分和第二部分，其中所述第一部分安置在核心装置的第一侧上，并且所述第二部分安置在核心装置的第二侧上。在另一实施例中，所述次级装置安置在核心装置的一侧上。在又一实施例中，所述装置进一步包括第三深沟槽隔离势垒，所述第三深沟槽隔离势垒包围所述第一深沟槽隔离势垒，使得所述第一深沟槽隔离势垒的外壁与所述第三深沟槽隔离势垒的内壁之间存在空间。在又一实施例中，所述次级装置包括第一部分、第二部分和第三部分，其中所述第一部分安置在核心装置的第一侧上，所述第二部分安置在核心装置的第二侧上，并且所述第三部分安置在核心装置的第三侧上。在一些实施例中，所述核心装置是晶体管且所述次级装置是二极管，并且所述核心装置被配置成具有超过50伏特的击穿电压。在一些实施例中，所述装置进一步包括导电活板，所述导电活板由半导体衬底支撑并且定位在耗尽阱区上方，所述导电活板在操作期间被偏置以耗尽所述耗尽阱区。所述耗尽阱区包括一对外部区段和一个内部区段，所述外部区段邻近所述隔离接触区和所述掺杂隔离势垒，所述内部区段安置在所述外部区段之间。所述耗尽阱区可包括邻近隔离接触区的一对内部区段、坐落于所述内部区段外的一对外部区段。在一个实施例中，本体区安置于半导体衬底中、核心装置区域内，所述本体区具有第一导电类型，并且在操作期间在所述本体区中形成通道。漂移区安置于半导体衬底中、核心装置区域内，所述漂移区具有第二导电类型，并且在操作期间电荷载流子在退出所述通道之后漂移穿过所述漂移区。所述耗尽阱区具有与本体区或漂移区中任一者一样的掺杂剂浓度分布。在一个实施例中，所述装置进一步包括第二核心深沟槽隔离区，使得所述第二核心深沟槽隔离区与所述核心深沟槽隔离区之间存在空间。在一个实施例中，所述装置进一步包括掩埋阱区，所述掩埋阱区安置在耗尽阱区下方并且与所述耗尽阱区接触。所述耗尽阱区具有第一导电类型或第二导电类型，并且所述掩埋阱区具有第一导电类型或第二导电类型。对于n本文档来自技高网...

【技术保护点】
一种装置，其特征在于，所述装置包括：半导体衬底；核心装置，所述核心装置形成于所述半导体衬底中；第一深沟槽隔离势垒，所述第一深沟槽隔离势垒包围所述核心装置；次级装置，所述次级装置形成于所述半导体衬底中、所述深沟槽隔离势垒外部；以及第二深沟槽隔离势垒，形成所述第二深沟槽隔离势垒以使所述次级装置与所述半导体衬底的其余部分隔离，其中所述次级装置的第一部分通过第一电连接器电连接到所述核心装置的第一部分，并且所述次级装置的第二部分通过第二电连接器电连接到所述核心装置的第二部分。

【技术特征摘要】
2016.08.19 US 15/242,3221.一种装置，其特征在于，所述装置包括：半导体衬底；核心装置，所述核心装置形成于所述半导体衬底中；第一深沟槽隔离势垒，所述第一深沟槽隔离势垒包围所述核心装置；次级装置，所述次级装置形成于所述半导体衬底中、所述深沟槽隔离势垒外部；以及第二深沟槽隔离势垒，形成所述第二深沟槽隔离势垒以使所述次级装置与所述半导体衬底的其余部分隔离，其中所述次级装置的第一部分通过第一电连接器电连接到所述核心装置的第一部分，并且所述次级装置的第二部分通过第二电连接器电连接到所述核心装置的第二部分。2.根据权利要求1所述的装置，其特征在于，钝化层安置在所述半导体衬底的顶表面上方。3.根据权利要求1所述的装置，其特征在于，掺杂隔离势垒安置在所述第一深沟槽隔离势垒的第一侧和第二侧上。4.根据权利要求1所述的装置，其特征在于，所述次级装置安置成使得所述次级装置在所有侧上包围所述核心装置。5.根据权利要求1所述的装置，其特征在于，所述次级装置包括第一部分和第二部分，其中所述第一部分安置在所述核心装置的第一侧上并且所述第二部分安置在所述核心装置的第二侧上。6.根据权利要求1所述的装置，其特征在于，所述次级装置安置在所述核心装置的一侧上。7.根据权利要求1所述的装置，其特征在于，所述装置进一步包括第三深沟槽隔离势垒，所述第三深沟槽隔离势垒包围所述第一深沟槽隔离势垒，使得所述第一深沟槽隔离势垒的外壁与所述第三深沟槽隔离...

【专利技术属性】
技术研发人员：林欣，祝荣华，杨红凝，
申请(专利权)人：恩智浦美国有限公司，
类型：发明
国别省市：美国,US