具有颈状半导体主体的半导体器件以及形成不同宽度的半导体主体的方法技术

本发明专利技术描述了具有颈状半导体主体的半导体器件以及形成不同宽度的半导体主体的方法。例如，半导体器件包括设置于衬底之上的半导体主体。栅极电极堆叠体设置于半导体主体的一部分之上，以限定半导体主体中的位于栅极电极堆叠体下方的沟道区。在栅极电极堆叠体的两侧上的半导体主体中限定了源极区和漏极区。侧壁间隔体设置于邻近栅极电极堆叠体处，并且设置于源极区和漏极区的仅一部分上。相较于半导体主体的沟道区的高度和宽度，源极区和漏极区的位于侧壁间隔体下方的部分具有更大的高度和宽度。

Semiconductor devices with the main body of the neck semiconductor and the method of forming the main body of the semiconductor with different width

The present invention describes a semiconductor device with a neck - shaped semiconductor body and a method for forming a semiconductor body with different widths. For example, a semiconductor device includes a semiconductor body on a substrate. The gate electrode stack is set on a part of the semiconductor body to limit the channel area in the semiconductor body at the bottom of the gate electrode stack. The source and leakage regions are limited in the main body of the semiconductor on both sides of the gate electrode stack. The side wall spacer is set at the adjacent gate electrode stack and is set on only one part of the source and drain zone. Compared with the height and width of the channel area of the semiconductor body, the part of the source and drain regions below the side wall spacer has larger height and width.

【技术实现步骤摘要】
具有颈状半导体主体的半导体器件以及形成不同宽度的半导体主体的方法
本专利技术的实施例是在半导体器件和加工的领域中，具体而言，是在具有颈状半导体主体的半导体器件以及形成不同宽度的半导体主体的方法的领域中。
技术介绍
在过去几十年中，集成电路中的特征的缩放已经成为不断成长的半导体产业背后的驱动力。缩放到越来越小的特征使得能够增大在半导体芯片的有限的基板面上的功能单元的密度。例如，缩小晶体管尺寸允许芯片上包含的存储器设备或逻辑设备的数量增加，从而制造出具有更大的容量的产品。然而，对于越来越大容量的追求并不是没有问题。对每个器件的性能进行最优化的必要性变得越发显著。在集成电路器件的制造中，诸如fin-FET和三栅极晶体管之类的多栅极晶体管已经随着器件尺寸不断缩小而变得更普遍。在常规工艺中，通常在体硅衬底或绝缘体上硅衬底上制造fin-FET和三栅极晶体管。在一些实例中，由于体硅衬底的成本较低并且因为它们能够实现较不复杂的fin-FET和三栅极制造工艺，所以体硅衬底是优选的。在其它实例中，由于fin-FET和三栅极晶体管的改进的短沟道特性，因而绝缘体上硅衬底是优选的。然而，对多栅极晶体管进行缩放并不是还没有成果。随着微电子电路的这些基本构建块的尺寸减小，并且随着在给定区域中制造的基本构建块的绝对数目增加，在这些器件的运行期间，对外部电阻（Rext）的限制已经变得至关重要。已经尝试了许多不同的技术来改进晶体管的Rext，所述技术包括改进的接触金属、增大的掺杂剂活性以及降低的半导体与接触金属之间的势垒。然而，在减小Rext的领域中仍然需要显著改进。
技术实现思路
本专利技术的实施例包括具有颈状半导体主体的半导体器件以及形成不同宽度的半导体主体的方法。在实施例中，半导体器件包括设置于衬底上方的半导体主体。栅极电极堆叠体设置于半导体主体的一部分上，以限定半导体主体中的位于栅极电极堆叠体下方的沟道区。在栅极电极堆叠体的两侧上的半导体主体中限定了源极区和漏极区。侧壁间隔体设置于邻近栅极电极堆叠体处，并且设置于源极区和漏极区的仅一部分上。相较于半导体主体的沟道区的高度和宽度，源极区和漏极区的位于侧壁间隔体下方的部分具有更大的高度和宽度。在另一个实施例中，制造半导体器件的方法包括在衬底上方形成半导体主体。栅极电极堆叠体形成于半导体主体的一部分之上，以限定半导体主体中的位于栅极电极堆叠体下方的沟道区、以及半导体主体中的位于栅极电极堆叠体的两侧上的源极区和漏极区。侧壁间隔体形成于临界栅极电极堆叠体处，并且形成于源极区和漏极区的仅一部分之上。相较于半导体主体的沟道区的高度和宽度，源极区和漏极区的位于侧壁间隔体下方的部分具有更大的高度和宽度。在另一个实施例中，制造半导体器件的方法包括在衬底上方形成硬掩模图案。硬掩模图案包括具有鳍状物形成特征的第一区，其中每个特征具有第一宽度。硬掩模图案还包括具有鳍状物形成特征的第二区，其中每个特征具有近似等于第一宽度的第二宽度。随后，形成抗蚀剂层并对其进行构图，以覆盖第二区并暴露第一区。随后，蚀刻第一区的鳍状物形成特征，以形成减薄的鳍状物形成特征，其中每个特征具有小于第二宽度的第三宽度。随后，去除抗蚀剂层。随后，将硬掩模图案转移到衬底，以形成具有鳍状物的第一区，其中每个鳍状物具有第三宽度；并且形成具有鳍状物的第二区，其中每个鳍状物具有第二宽度。随后，从第一和第二区的鳍状物形成半导体器件。在另一个实施例中，制造半导体器件的方法包括在衬底上方形成硬掩模图案。硬掩模图案包括具有鳍状物形成特征的第一区，其中每个特征具有第一宽度。硬掩模图案还包括具有鳍状物形成特征的第二区，其中每个特征具有近似等于第一宽度的第二宽度。随后，将硬掩模图案转移到衬底，以形成具有鳍状物的第一区，其中每个鳍状物具有第一宽度；并且形成具有鳍状物的第二区，其中每个鳍状物具有第二宽度。随后，形成抗蚀剂层并对其进行构图，以覆盖具有鳍状物的第二区并暴露具有鳍状物的第一区。随后，蚀刻第一区中的鳍状物，以形成减薄的鳍状物，其中每个减薄的鳍状物具有小于第二宽度的第三宽度。随后，去除抗蚀剂层。随后，从第一和第二区的鳍状物形成半导体器件。附图说明图1A示出根据本专利技术的实施例的具有颈状半导体主体的半导体器件的平面视图。图1B示出根据本专利技术的实施例的图1A的半导体器件的沿着a-a’轴截取的截面视图。图1C示出根据本专利技术的实施例的图1A的半导体器件的沿着b-b’轴截取的截面视图。图2A示出根据本专利技术的实施例的具有颈状半导体主体的半导体器件的平面视图。图2B示出根据本专利技术的另一个实施例的具有颈状半导体主体的另一个半导体器件的平面视图。图2C示出根据本专利技术的另一个实施例的具有颈状半导体主体的另一个半导体器件的平面视图。图3示出根据本专利技术的实施例的制造具有颈状半导体主体的半导体器件的方法中的工艺流程。图4示出根据本专利技术的实施例的制造具有颈状半导体主体的半导体器件的方法中的工艺流程。图5A包括根据本专利技术的实施例的驱动电流增益（如%Idsat增益）作为具有颈状半导体主体的半导体器件的硅沟道区厚度（以微米表示）的函数与作为没有颈状半导体主体的半导体器件的硅沟道区厚度的函数进行对比的曲线。图5B包括根据本专利技术的实施例的驱动电流增益（如%Idlin增益）作为具有颈状半导体主体的半导体器件的硅沟道区厚度（以微米表示）的函数与作为没有颈状半导体主体的半导体器件的硅沟道区厚度的函数进行对比的曲线。图6示出根据本专利技术的实施例的制造具有不同宽度的半导体主体的半导体器件的方法中的工艺流程。图7示出根据本专利技术的实施例的制造具有不同宽度的半导体主体的半导体器件的方法中的工艺流程。图8示出根据本专利技术的一种实施方式的计算设备。具体实施方式描述了具有颈状半导体主体的半导体器件以及形成不同宽度的半导体主体的方法。在下文的描述中，为提供对本专利技术的实施例的深入理解而阐述了大量的具体细节，例如具体的集成和材料方案（regime）。对于本领域技术人员来说显而易见的是，可以在没有这些具体细节的情况下实践本专利技术的实施例。在其它实例中，为了不非必要地使本专利技术的实施例难以理解，没有具体描述诸如集成电路设计布局之类的公知的特征。此外，应该理解的是，附图中所示的各种实施例是说明性的表示，并且未必是按比例绘制的。本专利技术的一个或多个实施例针对具有（1）与间隔体下方的鳍状物宽度相比的有源沟道区中的不同的鳍状物宽度，（2）在同一管芯上的不同有源沟道区中至少具有两个不同的鳍状物宽度的集成电路，（3）用于在实际鳍状物蚀刻之前限定两个不同的鳍状物宽度的构图工艺，（4）用于在牺牲虚设栅极去除工艺之后限定两个不同的鳍状物宽度的构图工艺，或它们的组合的半导体器件。一个或多个实施例针对改进诸如晶体管之类的器件的驱动电流，并且要建立具有低空载功率和高激活性能的电路。FinFET中的鳍状物的宽度影响阈值电压（Vt）和器件的外部电阻。对于高性能器件而言，可能有益的是包含具有较高Vt和较低电阻的相对较宽的鳍状物。对于低功率器件而言，情况却正好相反。目前，必须针对这些器件的其中之一来优化所述工艺。可能有益的是使这两种器件都具有最佳性能，以优化产品功率性能。例如，利用引起较高的Vt和较高的结泄漏的附加的适当掺杂产生低功率器件，其尤其在低电源电压下降低了驱本文档来自技高网...

【技术保护点】
一种半导体结构,包括:硅主体,其从下方的体硅衬底突出出来并且与所述下方的体硅衬底是连续的;栅极电极,其位于所述硅主体的一部分之上,限定了所述硅主体中的位于所述栅极电极下方的沟道区,所述栅极电极具有第一侧和与所述第一侧相对的第二侧,其中从平面视图视角来看所述沟道区包括第一锥形部分和第二锥形部分,所述第一锥形部分从所述沟道区的中央到所述沟道区的第一端变宽,并且所述第二锥形部分从所述沟道区的中央到所述沟道区的第二端变宽;第一源极/漏极区,其耦合到所述沟道区的所述第一端并且邻近所述栅极电极的所述第一侧;第二源极/漏极区,其耦合到所述沟道区的所述第二端并且邻近所述栅极电极的所述第二侧;第一电介质侧壁间隔体,其邻近所述栅极电极的所述第一侧并且仅位于所述第一源极/漏极区的一部分之上;以及第二电介质侧壁间隔体,其邻近所述栅极电极的所述第二侧并且仅位于所述第二源极/漏极区的一部分之上。

【技术特征摘要】
1.一种半导体结构,包括:硅主体,其从下方的体硅衬底突出出来并且与所述下方的体硅衬底是连续的;栅极电极,其位于所述硅主体的一部分之上,限定了所述硅主体中的位于所述栅极电极下方的沟道区,所述栅极电极具有第一侧和与所述第一侧相对的第二侧,其中从平面视图视角来看所述沟道区包括第一锥形部分和第二锥形部分,所述第一锥形部分从所述沟道区的中央到所述沟道区的第一端变宽,并且所述第二锥形部分从所述沟道区的中央到所述沟道区的第二端变宽;第一源极/漏极区,其耦合到所述沟道区的所述第一端并且邻近所述栅极电极的所述第一侧;第二源极/漏极区,其耦合到所述沟道区的所述第二端并且邻近所述栅极电极的所述第二侧;第一电介质侧壁间隔体,其邻近所述栅极电极的所述第一侧并且仅位于所述第一源极/漏极区的一部分之上;以及第二电介质侧壁间隔体,其邻近所述栅极电极的所述第二侧并且仅位于所述第二源极/漏极区的一部分之上。2.权利要求1所述的半导体结构,其中从平面视图视角来看所述第一源极/漏极区的位于所述第一电介质侧壁间隔体之下的部分的最宽宽度大于所述硅主体的沟道区的最宽宽度,并且其中从平面视图视角来看所述第二源极/漏极区的位于所述第二电介质侧壁间隔体之下的部分的最宽宽度大于所述硅主体的沟道区的最宽宽度。3.根据权利要求2所述的半导体结构,其中从平面视图视角来看所述第一源极/漏极区的位于所述第一电介质侧壁间隔体之外的部分的最宽宽度大于所述第一源极/漏极区的位于所述第一电介质侧壁间隔体之下的部分的最宽宽度,并且从平面视图视角来看所述第二源极/漏极区的位于所述第二电介质侧壁间隔体之外的部分的最宽宽度大于所述第二源极/漏极区的位于所述第二电介质侧壁间隔体之下的部分的最宽宽度。4.根据权利要求2所述的半导体结构,其中从平面视图视角来看所述第一源极/漏极区的位于所述第一电介质侧壁间隔体之外的部分的最宽宽度与所述第一源极/漏极区的位于所述第一电介质侧壁间隔体之下的部分的最宽宽度大致相同,并且从平面视图视角来看所述第二源极/漏极区的位于所述第二电介质侧壁间隔体之外的部分的最宽宽度与所述第二源极/漏极区的位于所述第二电介质侧壁间隔体之下的部分的最宽宽度大致相同。5.根据权利要求1所述的半导体结构,其中所述第一源极/漏极区的位于所述第一电介质侧壁间隔体之下的部分的至少一部分包括与所述硅主体的沟道区不同的半导体材料,并且其中所述第二源极/漏极区的位于所述第二电介质侧壁间隔体之下的部分的至少一部分包括所述半导体材料。6.根据权利要求5所述的半导体结构,其中所述第一源极/漏极区的位于所述第一电介质侧壁间隔体之下的整个部分均包括所述半导体材料,并且其中所述第二源极/漏极区的位于所述第二电介质侧壁间隔体之下的整个部分均包括所述半导体材料。7.根据权利要求1所述的半导体结构,其中所述第一源极/漏极区的位于所述第一电介质侧壁间隔体之外的部分包括与所述硅主体的沟道区不同的半导体材料,但是所述第一源极/漏极区的位于所述第一电介质侧壁间隔体之下的部分不包括所述半导体材料,并且其中所述第二源极/漏极区的位于所述第二电介质侧壁间隔体之外的部分包括所述半导体材料,但是所述第二源极/漏极区的位于所述第二电介质侧壁间隔体之下的部分不包括所述半导体材料。8.根据权利要求1所述的半导体结构,其中相较于所述第一源极/漏极区的位于所述第一电介质侧壁间隔体之下的部分以及所述第二源极/漏极区的位于所述第二电介质侧壁间隔体之下的部分的高度,所述沟道区的高度小了大约1-2纳米。9.根据权利要求1所述的半导体结构,其中相较于所述沟道区的高度,所述第一源极/漏极区的位于所述第一电介质侧壁间隔体之下的部分以及所述第二源极/漏极区的位于所述第二电介质侧壁间隔体之下的部分的高度大了大约1-7%,并且相较于所述沟道区的宽度,所述第一源极/漏极区的位于所述第一电介质侧壁间隔体之下的部分以及所述第二源极/漏极区的位于所述第二...

【专利技术属性】
技术研发人员：B塞尔，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国,US