IE型沟槽栅极IGBT制造技术

本发明专利技术涉及一种IE型沟槽栅极IGBT。一种用于进一步增强具有有源晶元的宽度比无源晶元更窄的窄有源晶元IE型沟槽栅极IGBT的性能的方法，有效的是缩减晶元从而增强IE效应。然而，当简单地缩减晶元时，由于增加的栅极电容而降低了切换速度。IE型沟槽栅极IGBT晶元形成区域基本上包括具有线性有源晶元区域(40a)的第一线性单元晶元区域(40f)、具有线性孔集电极区域(40c)的第二线性单元晶元区域(40s)以及布置在它们之间的线性无源晶元区域(40i)。

IE groove gate IGBT

The present invention relates to a IE groove gate IGBT. The method used to further enhance the performance of a wafer having an active width narrower than the narrow active passive wafer wafer IE type trench gate IGBT, effective is reduced so as to enhance the effect of IE wafer. However, when simply cut wafer, because the gate capacitance increase and reduce the switching speed. IE groove gate IGBT wafer forming region basically includes linear active wafer area (40a) of the first linear unit (40F), Jingyuan area has a linear hole set electrode region (40C) of second linear unit area (40s) wafer and wafer arranged in a linear passive region between them (40i).

【技术实现步骤摘要】
IE型沟槽栅极IGBT本申请为申请日为2013年1月4日、申请号为201310008688.3、题为“IE型沟槽栅极IGBT”的中国专利技术专利申请的分案申请。
技术介绍
本专利技术涉及诸如在与沟槽栅极垂直的方向中具有有源晶元和无源晶元共存的IE(增注)型沟槽栅极IGBT(绝缘栅极双极型晶体管)之类的功率半导体器件(或半导体集成电路器件)中的器件结构技术。JP-A-11-345969公开了在IE型沟槽栅极IGBT中的沟槽栅极的方向中交替地均匀排放有源晶元区域和空晶元区域的技术。JP-A-10-326897或与之对应的第6180966号美国专利公开了在沟槽栅极IGBT中使得主晶元的沟槽侧壁与当前检测晶元的表面方向相同以由此使得两个晶元的特性相同的技术。JP-A-2007-194660公开了在IE型沟槽栅极IGBT中调整主区域与当前检测区域中的有源晶元和浮动晶元的宽度的比率以由此使得两个区域中的饱和电流特性相同的技术。
技术实现思路
作为用于进一步增强具有有源晶元的宽度比无源晶元的宽度更窄的窄有源晶元IE型沟槽栅极IGBT的性能的方法，有效的是缩减(shrink)晶元从而增强IE效应。但是当简单地缩减晶元时，由于增加的栅极电容而降低了切换速度。为了解决以上问题而做出本专利技术。本专利技术的一个目的在于提供一种功率半导体器件。本专利技术的以上以及其他目的和新颖特征将根据结合附图所做出的本说明书的以下描述变得明显。下文简要地描述说明书中公开的本专利技术的代表性方面的概述。也就是说，根据本专利技术的一个方面，IE型沟槽栅极IGBT晶元形成区域基本上包括具有线性有源晶元区域的第一线性单元晶元区域、具有线性孔集电极区域的第二线性单元晶元区域以及布置在该第一线性单元晶元区域和该第二线性单元晶元区域的线性无源晶元区域。如下简要地描述在说明书中公开的本专利技术的代表性的方面所获得的效果。也就是说，由于IE型沟槽栅极IGBT晶元形成区域基本上包括具有线性有源晶元区域的第一线性单元晶元区域、具有线性孔集电极区域的线性无源晶元区域的第二线性单元晶元区域以及布置在该第一线性单元晶元区域和该第二线性单元晶元区域，所以可以防止由IE效果导致的切换速度的降低。本专利技术的以上以及其他目的和新颖特征将根据结合附图所做出的实施方式的以下描述变得明显。附图说明图1为了描述根据本专利技术的一个实施方式的概述，示意性图示了IE型沟槽栅极IGBT器件芯片的晶元区域的布局及其周界的顶视图；图2是沿图1的晶元区域末端切割区域R1的线X-X’取得的器件的横截面图；图3是图示了根据本专利技术的实施方式的图1中示出的线性单元晶元区域和它的周界R5的放大顶视图；图4是图示了根据本专利技术的实施方式的IE型沟槽栅极IGBT器件芯片的整体的顶视图(实质上对应于图1但是更接近于更加具体的形状)；图5是图示了图4中所示的晶元区域自顶向下切割区域R4的放大平面图；图6是沿图5中的线A-A’取得的器件的横截面图；图7是沿图5中的线B-B’取得的器件的横截面图；图8是沿图5中的线C-C’取得的器件的横截面图；图9是为了描述根据本专利技术的实施方式1的器件结构的制造方法，在制造工艺(孔障碍区域引入工艺)中与图6的第一线性单元晶元区域相对应的器件的横截面图；图10是为了描述根据本专利技术的实施方式1的器件结构的制造方法，在制造工艺(P型浮动区域引入工艺)中与图6的第一线性单元晶元区域相对应的器件的横截面图；图11是为了描述根据本专利技术的实施方式1的器件结构的制造方法，在制造工艺(沟槽加工硬掩模层形成工艺)中与图6的第一线性单元晶元区域相对应的器件的横截面图；图12是为了描述根据本专利技术的实施方式1的器件结构的制造方法，在制造工艺(沟槽硬掩模加工工艺)中与图6的第一线性单元晶元区域相对应的器件的横截面图；图13是为了描述根据本专利技术的实施方式1的器件结构的制造方法，在制造工艺(沟槽硬掩模加工抗蚀涂层去除工艺)中与图6的第一线性单元晶元区域相对应的器件的横截面图；图14是为了描述根据本专利技术的实施方式1的器件结构的制造方法，在制造工艺(沟槽加工工艺)中与图6的第一线性单元晶元区域相对应的器件的横截面图；图15是为了描述根据本专利技术的实施方式1的器件结构的制造方法，在制造工艺(沟槽加工硬掩膜去除工艺)中与图6的第一线性单元晶元区域相对应的器件的横截面图；图16是为了描述根据本专利技术的实施方式1的器件结构的制造方法，在制造工艺(延伸扩散和栅极氧化工艺)中与图6的第一线性单元晶元区域相对应的器件的横截面图；图17是为了描述根据本专利技术的实施方式1的器件结构的制造方法，在制造工艺(栅极多晶硅形成工艺)中与图6的第一线性单元晶元区域相对应的器件的横截面图；图18是为了描述根据本专利技术的实施方式1的器件结构的制造方法，在制造工艺(栅极多晶硅凹蚀工艺)中与图6的第一线性单元晶元区域相对应的器件的横截面图；图19是为了描述根据本专利技术的实施方式1的器件结构的制造方法，在制造工艺(栅极氧化层凹蚀工艺)中与图6的第一线性单元晶元区域相对应的器件的横截面图；图20是为了描述根据本专利技术的实施方式1的器件结构的制造方法，在制造工艺(P型本体区域和N+型发射极区域引入工艺)中与图6的第一线性单元晶元区域相对应的器件的横截面图；图21是为了描述根据本专利技术的实施方式1的器件结构的制造方法，在制造工艺(层间绝缘层形成工艺)中与图6的第一线性单元晶元区域相对应的器件的横截面图；图22是为了描述根据本专利技术的实施方式1的器件结构的制造方法，在制造工艺(接触孔形成工艺)中与图6的第一线性单元晶元区域相对应的器件的横截面图；图23是为了描述根据本专利技术的实施方式1的器件结构的制造方法，在制造工艺(衬底蚀刻工艺)中与图6的第一线性单元晶元区域相对应的器件的横截面图；图24是为了描述根据本专利技术的实施方式1的器件结构的制造方法，在制造工艺(P+型本体接触区域和P+型闩锁防止区域引入工艺)中与图6的第一线性单元晶元区域相对应的器件的横截面图；图25是为了描述根据本专利技术的实施方式1的器件结构的制造方法，在制造工艺(表面金属层形成和最终钝化层形成工艺)中与图6的第一线性单元晶元区域相对应的器件的横截面图；图26是为了描述根据本专利技术的实施方式1的器件结构的制造方法，在制造工艺(背表面研磨和背表面杂质引入工艺)中与图6的第一线性单元晶元区域相对应的器件的横截面图；图27是与为了描述关于根据本专利技术的实施方式的IE型沟槽栅极IGBT的栅极电极连接结构的改进示例，图示了图4中的晶元区域自顶向下切割区域R4的图5相对应的放大平面图；图28是沿图27中的线A-A’取得的器件的横截面图；图29是沿图27中的线C-C’取得的器件的横截面图；图30是为了描述关于根据本专利技术的实施方式的IE型沟槽栅极IGBT的晶元结构的改进示例，图示了图4中的晶元区域自顶向下切割区域R4的放大平面图；图31是沿图30中的线A-A’取得的器件的横截面图；图32是沿图30中的线C-C’取得的器件的横截面图；图33是为了描述关于根据本专利技术的实施方式的IE型沟槽栅极IGBT的孔集电极晶元的宽度改进示例，图示了图5中的部分切割区域2(R3)的放大平面图；图34是沿图33中的线A-A’取得的器件的横截面图；图35是沿图33中的线B-B’取得的器件的横截面图本文档来自技高网...

【技术保护点】
一种半导体器件，包括：(a)半导体衬底(2)，具有第一主表面(1a)和第二主表面(1b)；(b)漂移区域(20)，布置在所述半导体衬底(2)中并且具有第一导电类型(N‑)；(c)晶元形成区域(10)，布置在所述第一主表面(1a)上并且具有并行布置的多个沟槽(21)；(d)金属栅极电极(5)，布置在所述第一主表面(1a)上；(e)金属栅极布线(7)，围绕所述晶元形成区域(10)并且连接至所述金属栅极电极(5)；(f)金属发射极电极(8)，布置在所述第一主表面(1a)上；(g)金属集电极电极(17)，布置在所述第二主表面(1b)上；(h)集电极区域(18)，布置在所述金属集电极电极(17)与所述漂移区域(20)之间，并且具有第二导电类型(P+)；(i)线性有源晶元区域(40a)和线性孔集电极晶元区域(40c)，交替地布置在所述第一主表面上，所述线性有源晶元区域(40a)具有成对的第一线性沟槽栅极电极(14q)和第二线性沟槽栅极电极(14r)，所述线性孔集电极晶元区域(40c)具有成对的第三线性沟槽栅极电极(14s)和第四线性沟槽栅极电极(14t)；(j)本体区域(15)，布置在所述漂移区域(20)的所述第一主表面(1a)侧上的表面区域中并且具有所述第二导电类型(P)；(k)浮动区域(16)，布置在线性有源晶元区域(40a)与线性孔集电极晶元区域(40c)之间的所述第一主表面(1a)侧上的所述表面区域中，并且具有与所述本体区域(15)的导电类型相同的导电类型；以及其中所述第一导电类型(N)的发射极区域(12)布置在第一线性沟槽栅极电极(14q)和第二线性沟槽栅极电极(14r)之间的所述本体区域(15)的所述第一主表面(1a)侧上的所述表面区域中；其中所述第一线性沟槽栅极电极(14q)和所述第二线性沟槽栅极电极(14r)连接至所述金属栅极电极(5)并且布置在所述第一主表面(1a)中的第一沟槽(21q)和第二沟槽(21r)中；其中所述第三线性沟槽栅极电极(14s)和所述第四线性沟槽栅极电极(14t)连接至所述金属发射极电极(8)并且布置在所述第一主表面(1a)中的第三沟槽(21s)和第四沟槽(21t)中；以及其中在平面图中，布置在所述线性有源晶元区域(40a)中的纵向方向的外侧上的所述发射极区域(12)到所述单元形成区域(10)的边缘的距离长于从所述纵向方向上的所述线性孔集电极晶元区域(40c)的边缘到所述单元形成区域(10)的所述边缘的距离。...

【技术特征摘要】
2012.01.05 JP 2012-0005771.一种半导体器件，包括：(a)半导体衬底(2)，具有第一主表面(1a)和第二主表面(1b)；(b)漂移区域(20)，布置在所述半导体衬底(2)中并且具有第一导电类型(N-)；(c)晶元形成区域(10)，布置在所述第一主表面(1a)上并且具有并行布置的多个沟槽(21)；(d)金属栅极电极(5)，布置在所述第一主表面(1a)上；(e)金属栅极布线(7)，围绕所述晶元形成区域(10)并且连接至所述金属栅极电极(5)；(f)金属发射极电极(8)，布置在所述第一主表面(1a)上；(g)金属集电极电极(17)，布置在所述第二主表面(1b)上；(h)集电极区域(18)，布置在所述金属集电极电极(17)与所述漂移区域(20)之间，并且具有第二导电类型(P+)；(i)线性有源晶元区域(40a)和线性孔集电极晶元区域(40c)，交替地布置在所述第一主表面上，所述线性有源晶元区域(40a)具有成对的第一线性沟槽栅极电极(14q)和第二线性沟槽栅极电极(14r)，所述线性孔集电极晶元区域(40c)具有成对的第三线性沟槽栅极电极(14s)和第四线性沟槽栅极电极(14t)；(j)本体区域(15)，布置在所述漂移区域(20)的所述第一主表面(1a)侧上的表面区域中并且具有所述第二导电类型(P)；(k)浮动区域(16)，布置在线性有源晶元区域(40a)与线性孔集电极晶元区域(40c)之间的所述第一主表面(1a)侧上的所述表面区域中，并且具有与所述本体区域(15)的导电类型相同的导电类型；以及其中所述第一导电类型(N)的发射极区域(12)布置在第一线性沟槽栅极电极(14q)和第二线性沟槽...

【专利技术属性】
技术研发人员：松浦仁，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本,JP