半导体元件及其制造方法技术

本发明专利技术公开一种半导体元件及其制造方法。半导体元件包括一基底、一栅极介电层、漏极及源极以及一栅极。基底具有一凹槽。栅极介电层设置于凹槽中，栅极介电层具有一平坦上表面及一突出边缘，突出边缘沿着实质上垂直于基底的方向突出于平坦上表面。漏极及源极设置于栅极介电层的相对侧边。栅极形成于栅极介电层上，栅极与栅极介电层的突出边缘沿着实质上平行于基底的方向彼此不交叠。

Semiconductor components and their manufacturing methods

The invention discloses a semiconductor element and a manufacturing method thereof. The semiconductor components include a base, a grid dielectric layer, a drain and a source, and a gate. The base has a groove. The gate dielectric layer is arranged in the groove, and the gate dielectric layer has a flat upper surface and a prominent edge, and the prominent edge is on the flat upper surface along the direction perpendicular to the substrate. The drain and source are set at the relative side of the grid dielectric layer. The gate is formed on the grid dielectric layer, and the outburst edge of the gate and the grid dielectric layer is not overlapped with each other in the direction that is essentially parallel to the substrate.

【技术实现步骤摘要】
半导体元件及其制造方法
本专利技术涉及一种半导体元件及其制造方法，且特别是涉及一种高压半导体元件及其制造方法。
技术介绍
高压金属氧化物半导体(HVMOS)元件被广泛地用于许多类型的高压电路中，例如输入/输出电路、CPU供电电路、电源管理系统、交流/直流转换器等。常见的HVMOS元件包括横向扩散金属氧化物半导体(LDMOS)元件和双扩散漏极金属氧化物半导体(DDDMOS)元件。HVMOS元件是在高电压条件下操作，因此HVMOS元件要能够承受高栅极-漏极电压。因应目前尺寸微小化以及将具有不同特性的元件整合至单一装置的趋势(例如将LVMOS元件和HVMOS元件整合至单一装置)，因而大幅提高制作的困难。因此具有良好电性特性的HVMOS元件的制作与改良，也成为目前业界研究的主要课题。
技术实现思路
本
技术实现思路
是有关于一种半导体元件及其制造方法。根据本
技术实现思路
的实施例，半导体元件的栅极介电层的设计不仅可以达到改善GIDL效应且提高击穿电压的效果，还可以用来进行自对准的离子注入制作工艺，以定义漏极及源极的位置与范围，进而可以使得半导体元件具有相对较小的元件尺寸。根据本
技术实现思路
的一实施例，提出一种半导体元件。半导体元件包括一基底、一栅极介电层、漏极及源极以及一栅极。基底具有一凹槽。栅极介电层设置于凹槽中，栅极介电层具有一平坦上表面及一突出边缘，突出边缘沿着实质上垂直于基底的方向突出于平坦上表面。漏极及源极设置于栅极介电层的相对侧边。栅极设置于栅极介电层上，栅极与栅极介电层的突出边缘沿着实质上平行于基底的方向彼此不交叠。根据本
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的另一实施例，提出一种半导体元件的制造方法。半导体元件的制造方法包括以下步骤：提供一基底；形成一凹槽于基底中；形成一栅极介电层于凹槽中，其中栅极介电层具有一平坦上表面及一突出边缘，突出边缘沿着实质上垂直于基底的方向突出于平坦上表面；形成漏极及源极于栅极介电层的相对侧边；以及形成一栅极于栅极介电层上，其中栅极与栅极介电层的突出边缘沿着实质上平行于基底的方向彼此不交叠。为了对本专利技术的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所附附图，作详细说明如下：附图说明图1为本
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的一实施例的半导体元件的示意图；图1A为本
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的另一实施例的半导体元件的示意图；图2为本
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的又一实施例的半导体元件的示意图；图3A～图3E为本专利技术的一实施例的一种半导体元件的制造方法示意图；图4A～图4B为一比较例的一种半导体元件的制造方法简化示意图。符号说明10、20：半导体元件100：基底100r：凹槽200：栅极介电层200s：侧边210：平坦上表面220：突出边缘220a、230：上表面300：漏极及源极400：栅极400s：侧面400t：栅极沟槽410：选择性的阻障层420：功函数金属层430：低电阻率填充金属450：虚拟栅极层500：硅化物层600：浅沟绝缘结构700：漏极轻掺杂区及源极轻掺杂区710：轻掺杂区720：重掺杂区800：间隙壁910：盖氧化层920：硬掩模层930：层间介电层D1：距离H1：高度差W1：宽度具体实施方式在此公开内容的实施例中，提出一种半导体元件及其制造方法。实施例及对应附图仅用以作为范例说明，并不会限缩本专利技术欲保护的范围。并且，附图及专利技术说明中具有相同标号的元件为相同。此外，需注意的是，附图上的尺寸比例并非一定按照实际产品等比例绘制，因此并非作为限缩本专利技术保护范围之用。然而，实施例仅用以作为范例说明，并不会限缩本专利技术欲保护的范围。此外，实施例中的附图省略部分元件，以清楚显示本专利技术的技术特点。图1绘示本
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的一实施例的半导体元件的示意图。如图1所示，半导体元件10包括一基底100、一栅极介电层200、漏极300及源极300以及一栅极400。基底100具有一凹槽100r。栅极介电层200设置于凹槽100r中。栅极介电层具200有一平坦上表面210及一突出边缘220，突出边缘220沿着实质上垂直于基底100的方向突出于平坦上表面210。漏极及源极300设置于栅极介电层200的两相对侧边200s(图示中仅标示一侧)。栅极400设置于栅极介电层200上，栅极400与栅极介电层200的突出边缘沿着实质上垂直于基底100的方向220彼此不交叠。在一实施例中，半导体元件10例如是高压金属氧化物半导体(highvoltagemetaloxidesemiconductordevice,HVMOS)元件，尤其是双扩散漏极晶体管(doublediffuseddraintransistor)，而栅极介电层200的平均厚度大约为1000埃。随着半导体元件10的耐压增加或减少，可增加或减少半导体元件10的各个部分如栅极400、栅极介电层200、源极300及漏极300等的尺寸。是以，栅极介电层200的平均厚度范围可介于数百埃与数千埃之间。如图1所示，栅极介电层200的突出边缘220的上表面220a高于平坦上表面210。在一实施例中，突出边缘220的上表面220a和平坦上表面210相隔的高度差H1例如是500～600埃。如上所述，随着栅极介电层200的平均厚度的增加或减少，高度差H1的范围可介于100埃与1000埃之间。在一实施例中，栅极介电层200的突出边缘220的宽度W1例如是0.12～0.15微米。如上所述，随着栅极介电层200的厚度的增加或减少，宽度W1可增加或减少。如图1所示，半导体元件10还可包括一浅沟绝缘结构600，浅沟绝缘结构600例如环绕栅极400和漏极300及源极300以使半导体元件10与其他元件电绝缘。如图1所示，漏极及源极300可从浅沟绝缘结构600延伸而停止于栅极介电层200的侧边200s。事实上，半导体元件10的制造过程中有许多的热制作工艺如沉积制作工艺、热回火制作工艺，此些热制作工艺可能会使源极及漏极300中的掺质扩散而扩大源极300及漏极300的范围。较佳地，经扩散后的源极300及漏极300的范围在沿着实质上平行于基底100的方向上不会和栅极400交叠。在一实施例中，栅极400的侧面400s和栅极介电层200的侧边200s相隔一实质距离D1，此实质距离D1可以是1～3微米。也就是说，栅极400的侧面400s和漏极及源极300以此实质距离D1相隔开来。在半导体元件的制作工艺中，未被栅极400覆盖的栅极介电层200的外侧部分(平坦上表面210及突出边缘220所对应的部分)会比被栅极400覆盖的栅极介电层200的中间部分经历更多次的湿式清洗步骤，因而未被栅极400覆盖的栅极介电层200的部分会损失部分表面高度。取决于所经历的湿式清洗步骤的次数，损失的表面高度例如大约是数十埃，例如50埃。也就是说，未被栅极400覆盖的栅极介电层200的部分的平坦上表面210及突出边缘220会受到较多次的湿式清洗而导致较多耗损，而被栅极400覆盖的栅极介电层200的中间部分的上表面230(也就是栅极400和栅极介电层200的界面)的耗损较少。因此，栅极介电层200的突出边缘220的上表面220a会大致上高于受到栅极400覆盖的栅极介电层200的上表面230，并且上表面220a和上表面230都高于未受栅极400覆盖的平坦上表面210。根据本
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的实施例，半导体元件10中，栅极本文档来自技高网...

【技术保护点】
一种半导体元件，包括：基底，具有凹槽；栅极介电层，设置于该凹槽中，其中该栅极介电层具有一平坦上表面及一突出边缘，该突出边缘沿着实质上垂直于该基底的方向突出于该平坦上表面；漏极及源极，设置于该栅极介电层的相对侧边；以及栅极，设置于该栅极介电层上，其中该栅极与该栅极介电层的该突出边缘在沿着实质上平行于该基底的方向彼此不交叠。

【技术特征摘要】
2016.08.12 US 15/235,3201.一种半导体元件，包括：基底，具有凹槽；栅极介电层，设置于该凹槽中，其中该栅极介电层具有一平坦上表面及一突出边缘，该突出边缘沿着实质上垂直于该基底的方向突出于该平坦上表面；漏极及源极，设置于该栅极介电层的相对侧边；以及栅极，设置于该栅极介电层上，其中该栅极与该栅极介电层的该突出边缘在沿着实质上平行于该基底的方向彼此不交叠。2.如权利要求1所述的半导体元件，其中该基底还包括硅化物层，该硅化物层设置于该漏极及源极上。3.如权利要求1所述的半导体元件，其中该突出边缘的一上表面和该平坦上表面相隔的一高度差为500～600埃。4.如权利要求1所述的半导体元件，其中该栅极的一侧面和该栅极介电层的该侧边相隔一距离，该距离为1～3微米。5.如权利要求1所述的半导体元件，其中该突出边缘的一宽度为0.12～0.15微米。6.如权利要求1所述的半导体元件，还包括浅沟绝缘结构，环绕该栅极和该漏极及源极。7.如权利要求1所述的半导体元件，还包括漏极及源极轻掺杂区，设置于该基底中，其中该漏极及源极以及部分该栅极介电层位于该漏极及源极轻掺杂区上方。8.如权利要求1所述的半导体元件，还包括间隙壁，设置于该栅极的侧面，该间隙壁的厚度为250～300埃。9.如权利要求1所述的半导体元件，其中该栅极包括：功函数金属层(workfunctionmetal)；以及低电阻率填充金属(low-resistivityfillingmetal)，设置于该功函数金属层上。10.一种半导体元件的制造方法，包括：提供一基底；形成一凹槽于该基底中；形成一栅极介电层于该凹槽中，其中该栅极介电层具有...

【专利技术属性】
技术研发人员：萧世楹，杨庆忠，江品宏，李年中，李文芳，王智充，刘冠良，张凯焜，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：中国台湾,71