半导体器件及其制造方法技术

本发明专利技术的实施例公开了一种用于制造半导体器件(例如，鳍式场效应晶体管)的代表性方法，该方法包括以下步骤：形成具有第一横向宽度的栅极结构，并且在栅极结构上方形成第一通孔开口。第一通孔开口具有暴露栅极结构的最上表面的最下部。第一通孔开口的最下部具有第二横向宽度。第二横向宽度与第一横向宽度的比率小于约1.1。邻近栅极结构横向设置源极/漏极(S/D)区。接触部件设置在S/D区上方。第二通孔开口延伸至并暴露接触部件的最上表面。第二通孔开口的最下部设置在栅极结构的最顶部之上。本发明专利技术的实施例还公开了一种半导体器件。

Semiconductor devices and their manufacturing methods

【技术实现步骤摘要】
半导体器件及其制造方法
本专利技术的实施例总体涉及半导体领域，更具体地，涉及半导体器件及其制造方法。
技术介绍
半导体器件用在各种电子应用中，例如，诸如个人计算机、手机、数码相机和其他电子设备。通常通过在半导体衬底上方依次沉积绝缘或介电层、导电层和半导体材料层，并且使用光刻来图案化各个材料层以在衬底上形成电路组件和元件来制造半导体器件。半导体产业通过最小特征尺寸的不断减小来持续地改进各个电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许在给定的区域中集成更多的组件。然而，随着最小特征尺寸减小，出现了应该解决的额外的问题。
技术实现思路
根据本专利技术的一个方面，提供了一种半导体器件，包括：栅极结构，具有第一宽度；以及导电接触件，设置在所述栅极结构上方，所述导电接触件具有位于所述栅极结构的顶面上的底部，所述底部具有第二宽度，其中，所述第二宽度小于或等于所述第一宽度。根据本专利技术的另一个方面，提供了一种半导体器件，包括：栅极，具有第一横向宽度；源极/漏极(S/D)区，邻近所述栅极横向设置；介电层，设置在所述栅极上方；以及第一通孔开口，位于所述介电层中，所述第一通孔开口延伸至并且暴露所述栅极的顶面的至少部分，所述第一通孔开口的底部具有第二横向宽度，其中，所述第二横向宽度与所述第一横向宽度的比率小于约1.1。根据本专利技术的又一个方面，提供了一种形成半导体器件的方法，包括：形成具有第一横向宽度的栅极结构；在所述栅极结构上方沉积第一介电材料；以及形成设置在所述栅极结构上方并且穿过所述第一介电材料的第一通孔开口，所述第一通孔开口具有暴露所述栅极结构的最上表面的最下部，所述最下部具有第二横向宽度，其中，所述第二横向宽度与所述第一横向宽度的比率小于约1.1。附图说明当结合附图进行阅读时，从以下详细描述可最佳地理解本专利技术的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。图1示出根据一些实施例的形成finFET器件的工艺中的步骤。图2示出根据一些实施例的源极/漏极区的形成。图3示出根据一些实施例的图2的截面。图4示出根据一些实施例的开口的形成。图5示出根据一些实施例的至栅电极的第一接触件的形成。图6A至图6D示出根据一些实施例的栅电极的不同形状。图7A至图7D示出根据一些实施例的接缝的形成。图8A至图8D示出根据一些实施例的栅电极的形状的额外实施例。图9A至图9D示出根据一些实施例的接缝的形成。具体实施方式以下公开内容提供了许多用于实现本专利技术的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。现在参考图1，示出诸如finFET器件的半导体器件100的立体图。在实施例中，半导体器件100包括其中形成有第一沟槽103的衬底101。衬底101可以是硅衬底，但是可以使用诸如绝缘体上半导体(SOI)、应变SOI和绝缘体上的硅锗的其他衬底。衬底101可以是p型半导体，但是在其他实施例中，它可以是n型半导体。可以形成第一沟槽103作为最终形成第一隔离区105的初始步骤。可以使用掩蔽层(在图1中未单独示出)以及合适的蚀刻工艺来形成第一沟槽103。例如，掩蔽层可以是硬掩模，该硬掩模包括通过诸如化学汽相沉积(CVD)的工艺形成的氮化硅，但是可以利用诸如氧化物、氮氧化物、碳化硅、它们的组合等的其他材料，以及诸如等离子体增强化学汽相沉积(PECVD)、低压化学汽相沉积(LPCVD)或甚至形成氧化硅接着氮化的其他工艺。掩蔽层一旦形成，可以通过合适的光刻工艺来图案化掩蔽层以暴露衬底101的将被去除以形成第一沟槽103的那些部分。本领域技术人员将意识到，上述讨论的用于形成掩蔽层的工艺和材料并不是用于保护衬底101的部分同时暴露衬底101的用于形成沟槽103的其他部分的唯一方法。诸如图案化和显影的光刻胶的任何合适的工艺都可以用于暴露衬底101的将要去除以形成第一沟槽103的部分。所有这些方法完全旨在包括在本实施例的范围内。一旦已经形成和图案化掩蔽层，则在衬底101中形成第一沟槽103。可以通过诸如反应离子刻蚀(RIE)的合适的工艺去除暴露的衬底101以在衬底101中形成第一沟槽103，但是可以使用任何合适的工艺。在实施例中，第一沟槽103可以形成为具有从衬底101的表面处开始的小于约(诸如约)的第一深度。然而，如本领域普通技术人员将意识到的，形成第一沟槽103的上述工艺仅仅是一个潜在的工艺，并且不意味着是唯一的实施例。相反，可以利用形成第一沟槽103的任何合适的工艺，并且可以使用包括任何数量的掩模和去除步骤的任何合适的工艺。除了形成第一沟槽103之外，掩蔽和蚀刻工艺由衬底101的未去除的那些部分额外地形成鳍107。为了方便，鳍107在图中示出为通过虚线与衬底101分离，但是分离的物理表示可以存在或可以不存在。如下所述，可以使用这些鳍107以形成多栅极FinFET晶体管的沟道区。尽管图1仅示出由衬底101形成的三个鳍107，但是可以使用任何数量的鳍107。鳍107可以形成为使得它们在衬底101的表面处具有介于约5nm和约80nm之间(诸如约30nm)的宽度。此外，鳍107可以彼此间隔开介于约10nm和约100nm之间(诸如约50nm)的距离。通过以这种方式间隔开鳍107，每个鳍107均可以形成单独的沟道区，同时仍然足够接近以共享公共栅极(下面进一步讨论)。一旦已经形成第一沟槽103和鳍107，可以用介电材料填充第一沟槽103，并且可以在第一沟槽103内使介电材料凹进以形成第一隔离区105。介电材料可以是氧化物材料、高密度等离子体(HDP)氧化物等。在第一沟槽103的可选的清洁和衬垫之后，可以使用化学汽相沉积(CVD)方法(例如，HARP工艺)、高密度等离子体CVD方法或本领域中已知的其他合适的形成方法来形成介电材料。可以通过用介电材料过填充第一沟槽103和衬底101，然后通过诸如化学机械抛光(CMP)、蚀刻、它们的组合等的合适的工艺去除第一沟槽103和鳍107外部的多余材料，以填充第一沟槽103。在实施例中，去除工艺还去除位于衬底107上方的任何介电材料，从而使得介电材料的去除将暴露鳍107的表面以用于进一步的处理步骤。一旦已经用介电材料填充第一沟槽103，然后可以远离鳍107的表面使介电材料凹进。可以实施凹本文档来自技高网...

【技术保护点】
一种半导体器件，包括：栅极结构，具有第一宽度；以及导电接触件，设置在所述栅极结构上方，所述导电接触件具有位于所述栅极结构的顶面上的底部，所述底部具有第二宽度，其中，所述第二宽度小于或等于所述第一宽度。

【技术特征摘要】
2016.08.03 US 62/370,581;2016.10.07 US 62/405,743;1.一种半导体器件，包括：栅极结构，具有第一宽度；以及导电接触件，设置在所述栅极结构上方，所述导电接触件具有位于所述栅极结构的顶面上的底部，所述底部具有第二宽度，其中，所述第二宽度小于或等于所述第一宽度。2.根据权利要求1所述的半导体器件，其中，所述第二宽度至少部分地设置在所述第一宽度的横向范围内。3.根据权利要求2所述的半导体器件，还包括：空隙，位于所述栅极结构内。4.一种半导体器件，包括：栅极，具有第一横向宽度；源极/漏极(S/D)区，邻近所述栅极横向设置；介电层，设置在所述栅极上方；以及第一通孔开口，位于所述介电层中，所述第一通孔开口延伸至并且暴露所述栅极的顶面的至少部分，所述第一通孔开口的底部具有第二横向宽度，其中，所述第二横向宽度与所述第一横向宽度的比率小于约1.1。5.根据权利要求4所述的半导体器件，还包括：第一导电材料，设置在所述第一通孔开口中，所述第一导电材料接触所述栅极的所述顶面；以及第二导...

【专利技术属性】
技术研发人员：张哲诚，林志翰，曾鸿辉，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71