半导体结构及其制作方法技术

本发明专利技术公开一种半导体结构及其制作方法。该半导体结构包含鳍状结构，位于基底上。隔离结构，位于该鳍状结构中。该隔离结构包含沟槽，以及第一介电层，位于该沟槽中。该第一介电层包含底部的主体部、顶部的凸出部，具有一顶面，以及连接该主体部以及该凸出部的肩部，其中，该凸出部的宽度小于该主体部的宽度。第二介电层，覆盖该沟槽的顶角，并且被夹在该凸出部、该肩部以及该沟槽的上侧壁之间。

Semiconductor structure and its fabrication methods

The invention discloses a semiconductor structure and a method for making a semiconductor. The semiconductor structure includes a fin structure, located in the basement. The isolation structure, located in the fin structure. The isolation structure consists of a groove and a first dielectric layer in the groove. The first dielectric layer comprises a body part at the bottom and a protruding part at the top, and has a top surface, and a shoulder connected to the main part and the convex part, wherein the width of the convex part is smaller than the width of the main part. The second dielectric layer covers the top angle of the groove and is sandwiched between the protruding part, the shoulder and the upper side wall of the groove.

【技术实现步骤摘要】
半导体结构及其制作方法
本专利技术涉及一种半导体结构及其制作方法，特别是涉及一种半导体结构的隔离结构及其制作方法。
技术介绍
先进半导体技术中，鳍状场效晶体管(finfieldeffecttransistor，FinFET)已取代平面式(planar)场效晶体管，成为主流发展趋势。一般而言，制作鳍状场效晶体管的第一步，是利用例如显影暨蚀刻制作工艺(photolithograph-etchingprocess,PEP)等图案化制作工艺，根据布局图案，在半导体基底上形成沟槽以定义出鳍状结构(finstructure)。接着，再于沟槽中填入绝缘材料，完成各鳍状结构之间的绝缘。后续，形成跨越鳍状结构的栅极，被栅极覆盖的鳍状结构区域，即为元件的通道区。为了增加元件效能，会于栅极两侧的鳍状结构中形成应变硅(strainedsilicon)，作为元件的源/漏极区。随着元件尺寸的微缩，鳍状结构的尺寸和彼此的间隙(pitch)也越来小。为了得到更好的显影分辨率并减少蚀刻负载效应而导致的变形，多重图案化(multiplepatterning)技术，例如显影-蚀刻-显影-蚀刻(photolithography-etch-photolithography-etch,2P2E)、显影-显影-蚀刻(photolithography-photolithography-etch,2P1E)或间隙壁自对准双图案法(spacerself-aligneddouble-patterning,SADP)等，已被提出并且被广泛利用。例如，如图1所示，先利用第一次图案化，在基底1中定义出鳍状结构阵列10，其中包含多条往同一方向延伸并且紧密排列的鳍状结构，彼此之间由沟槽20隔离。然后进行第二次图案化，例如移除部分虚置鳍状结构10a和10b，形成较大尺寸的沟槽21。再利用第三次图案化，例如形成沟槽22、24、26，以将连续的鳍状结构区分成不连续的区段(或区块)。经过上述过程将鳍状结构阵列10区分成所需的区段(或区块)后，再将介电材料填入沟槽20、21、22、24、26中并进行平坦化，形成隔离结构。通过上述多重图案化方法形成的鳍状结构，具有较均匀的尺寸以及平整的剖面形状，因此较不易受光学邻近效应(opticalproximityeffect,OPE)而产生变窄或退缩的端点，或者图案密度不同时仍可具有相近的剖面轮廓。然而，为了实现较紧密的布局，沟槽的宽度可能越来越小。对于用来切断连续鳍状结构的沟槽24，越小的宽度使得相对的端点，例如10c和10d，更加靠近，导制后续成长于端点的外延容易桥接在一起，造成位于沟槽24两侧的元件发生短路。另外，同样为了实现较紧密的布局，源/漏极接触插塞(S/Dcontact)的位置可能更靠近鳍状结构的端点，但端点的外延常存在晶面缺陷(facetdefect)，导致与源/漏极接触插塞之间的不良接触。因此，本领域仍需要一种改良的的隔离结构，用于将连续的鳍状结构区分成数个区段，不仅具有较小的宽度以实现较紧密的布局，还可避免鳍状结构端点的外延桥接以及改善位于端点的接触插塞的良率。
技术实现思路
本专利技术一方面提供一种半导体结构，包含一鳍状结构，位于一基底上，以及一隔离结构，位于该鳍状结构中。该隔离结构包含一沟槽，以及一第一介电层，位于该沟槽中。该第一介电层包含底部的一主体部、顶部的一凸出部，具有一顶面，以及连接该主体部以及该凸出部的肩部。该凸出部的宽度小于该主体部的宽度。一第二介电层，覆盖该沟槽的一顶角，并且被夹在该凸出部、该肩部以及该沟槽的一上侧壁之间。根据本专利技术另一实施例，该第一介电层包含一接缝，位于中央并沿着该沟槽的深度方向延伸。根据本专利技术又另一实施例，该凸出部的该顶面低于该鳍状结构10至根据本专利技术再另一实施例，该半导体结构另包含一栅极结构，位于该鳍状结构上，完全覆盖该沟槽并填入该沟槽的一上部，该第二介电层被夹在该栅极结构、该凸出部、该肩部以及该上侧壁之间。本专利技术另一方面提供一种半导体结构的制作方法，步骤包含提供一鳍状结构，位于一基底上。然后，在该鳍状结构中形成沟槽，并形成一第一介电层，填充于该沟槽中。该第一介电层包含位于底部的一主体部、顶部的一凸出部，以及连接该主体部以及该凸出部的肩部。接着，形成一第二介电层，覆盖该沟槽的一顶角，并且被夹在该凸出部、该肩部以及该沟槽的一上侧壁之间。根据本专利技术另一实施例，该第一介电层是利用原子层沉积法(ALD)形成。根据本专利技术又另一实施例，该第一介电层是氮化硅。附图说明所附附图提供对于此实施例更深入的了解，并纳入此说明书成为其中一部分。这些附图与描述，用来说明一些实施例的原理。图1为顶视图，说明利用多重图案化(multiplepatterning)技术，制作鳍状结构的区块或区段；图2a-图2c至图11为根据本专利技术一实施例制作半导体结构的步骤示意图，其中:图2a-图2c为该半导体结构，在形成鳍状结构及沟槽后的视意图，其中，图2a为顶视图，图2b为沿着图2a中A-A’切线的剖面示意图，图2c为沿着图2a中B-B’切线的剖面示意图；图3为该半导体结构于形成第一介电材料层的剖面示意图；图4为该半导体结构于移除部分第一介电材料层以及垫层后的剖面示意图；图5为该半导体结构于形成阱区以及栅极介电层后的剖面示意图；图6a-图6b为该半导体结构于形成栅极结构后的示意图，其中，图6a为顶视图，图6b为沿着图6a中A-A’切线的剖面示意图；图7为该半导体结构于形成源/漏极区后的剖面示意图；图8为该半导体结构于形成接触蚀刻停止层以及层间介电层后的剖面示意图；图9为该半导体结构于形成栅极沟槽并移除部分栅极介电层后的剖面示意图；图10为该半导体结构于形成界面层、高介电常数介电层以及金属栅极体后的剖面示意图；以及图11为该半导体结构于形成接触插塞之后的剖面示意图。符号说明1基底10鳍状结构阵列10a、10b虚置鳍状结构10c、10d端点20、21、22、24、26沟槽100基底102、104、106鳍状结构110鳍间沟槽112鳍间隔离结构140介电层120沟槽120a上部120b下部120c间隙122沟槽侧壁124顶角126上侧壁128下侧壁132氧化硅垫层142衬层144第一介电材料层146第一介电层147接缝146a主体部146b凸出部146c肩部146d顶面150离子注入制作工艺152阱区154退火制作工艺156热氧化160栅极介电层170、180栅极结构172、182栅极体174、184间隙壁176、186栅极沟槽178、188金属栅极结构190外延层192源/漏极区210接触蚀刻停止层220层间介电层310界面层320高介电常数介电层330金属栅极体230层间介电层410、420接触插塞w1、w2宽度d1、d2深度P1间距具体实施方式在下面的描述中，已提供许多具体细节以便彻底理解本专利技术。然而，很明显，对本领域技术人员而言，本专利技术还是可以在没有这些具体细节的情况下实施。此外，一些公知的系统配置和制作工艺步骤没有被巨细靡遗的披露出来，因为这些应是本领域技术人员所熟知的。在不悖离本专利技术的范围内，可做结构、逻辑和电性上的修改应用在其他实施例上。实施例的附图为示意图，并未照实际比例绘制，为了清楚呈现而放大一些尺寸。在此公本文档来自技高网...

【技术保护点】
一种半导体结构，包含:鳍状结构，位于一基底上；隔离结构，位于该鳍状结构中，该隔离结构包含:沟槽；第一介电层，位于该沟槽中，包含底部的主体部、顶部的凸出部，具有顶面，以及连接该主体部及该凸出部的肩部，其中该凸出部的宽度小于该主体部的宽度；以及第二介电层，覆盖该沟槽的顶角，并且被夹在该凸出部、该肩部以及该沟槽的一上侧壁之间。

【技术特征摘要】
2016.08.03 TW 1051245631.一种半导体结构，包含:鳍状结构，位于一基底上；隔离结构，位于该鳍状结构中，该隔离结构包含:沟槽；第一介电层，位于该沟槽中，包含底部的主体部、顶部的凸出部，具有顶面，以及连接该主体部及该凸出部的肩部，其中该凸出部的宽度小于该主体部的宽度；以及第二介电层，覆盖该沟槽的顶角，并且被夹在该凸出部、该肩部以及该沟槽的一上侧壁之间。2.如权利要求1所述的半导体结构，另包含一鳍间隔离结构，沿着该鳍状结构的延伸方向包围该鳍状结构，其中该鳍间隔离结构包含鳍间沟槽及介电层。3.如权利要求2所述的半导体结构，其中该沟槽与该鳍间沟槽具有相同的深度。4.如权利要求1所述的半导体结构，其中该第一介电层的中央包含接缝，沿着该沟槽的深度方向延伸。5.如权利要求4所述的半导体结构，其中该第一介电层为氮化硅。6.如权利要求1所述的半导体结构，另包含衬层，位于该主体部与该沟槽的一下侧壁之间，其中该凸出部不与该衬层直接接触。7.如权利要求6所述的半导体结构，其中该第二介电层的厚度大于该衬层的厚度。8.如权利要求1所述的半导体结构，其中该凸出部的该顶面低于该鳍状结构10至9.如权利要求1所述的半导体结构，另包含形成一栅极结构，包含:栅极体，位于该鳍状结构上，对准并完全覆盖该沟槽；间隙壁，位于该栅极体的相对两侧壁上；以及栅极介电层，位于该间隙壁与该鳍状结构之间。10.如权利要求9所述的半导体结构，其中该栅极体填入该沟槽的一上部，该第二介电层被夹在该栅极体、该凸出部、该肩部以及该上侧壁之间。11....

【专利技术属性】
技术研发人员：曾奕铭，梁文安，黄振铭，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：中国台湾,71