3D存储器制造技术

本发明专利技术公开了一种3D存储器结构，该3D存储器结构包括多个分区，每个分区包括外围器件层、触点连接层、阵列器件层，外围器件层、触点连接层与阵列器件层顺序叠层设置。本发明专利技术创建了合适的字线和位线的触点解决方案，通过合理布局单元下层外围电路组件的位置，使芯片的集成度得到提高，在CMOS芯片位置布局上得到了改进，降低了单个芯片的大小。

【技术实现步骤摘要】
3D存储器
本专利技术涉及半导体领域的3D存储器，尤其涉及一种3D存储器中单元下层外围电路(peripheryundercell，简称PUC)混合键合结构。
技术介绍
具有特定用途的一种非易失性存储器类型是快闪存储器。快闪存储器是可成块地擦除及重新编程的EEPROM类型。由于快闪存储器实施方案的大小、耐久性及功率要求，快闪存储器也用于例如无线装置等便携式电子装置中。取决于个别存储器单元的布置及并入有所述快闪存储器的系统或装置的要求，可存在各种快闪存储器类型。举例来说，NAND快闪存储器是常见的快闪存储器装置类型。在一些架构中，快闪存储器将信息存储于浮动栅极晶体管(称为“单元”)阵列中，所述浮动栅极晶体管中的每一者传统上存储一个信息位，其表示为“0”或“1”。在其它架构中，例如在多电平单元(MLC)快闪中或当单元的状态可用于表示非整数值时，每一单元可存储更多或更少信息数字。所述存储器装置通常包含所述单元的栅格状布置。所述栅格中的单元中的每一者耗用给定量的面积且彼此间隔开大体均匀的距离(例如，间距)。因此，所述单元的大小及间距直接促成所述存储器装置的总体大小。随着单元的数目及存储器装置的相关联存储容量增加，此变得更加明显。随着技术不断进步，通常期望存储器装置的大小降低。较小存储器装置可用于较小空间中及/或可增加有限面积或体积中的存储容量。随着对集成度和存储容量需求的不断发展，三维存储器应运而生。三维存储器是一种基于平面存储器的新型产品，其主要特色是将平面结构转换为立体结构，来大大节省硅片面积。晶圆本身在芯片制造上，占有大部分的成本，我们希望能够减小单个晶圆的面积，以节省成本，提高芯片集成度。对于将存储器单元堆叠成垂直布置的3D存储器，在CMOS芯片的布局上还可以有进一步的改进，其中，字线和位线的触点解决方案是非常重要的，对于单元下层外围电路(peripheryundercell，简称PUC)的混合键合，存在着可改进的空间。
技术实现思路
本专利技术提出了一种3D存储器中单元下层外围电路混合键合结构。一种3D存储器，该3D存储器包括多个分区，每个分区包括外围器件层、触点连接层、阵列器件层，其特征在于，触点连接层位于外围器件层和阵列器件层之间，与外围器件层和阵列器件层叠层设置，并电性连接所述围器件层和阵列器件层。优选地，所述外围器件层具有多组页缓存器和多组解码器。优选地，所述页缓存器为两组，被配置为耦合到所属分区的两个相对的区段；所述解码器为两组，被配置为耦合到所属分区的两个相对的区段。优选地，所述触点连接层包括多个布线金属层，用于传递字线或位线的电信号；所述外围器件层与阵列器件层为上下叠层设置，并经由两者之间的触点连接层实现字线和/或位线的触点连接和寻址。优选地，所述字线的触点连接层位于第一布线金属层内，所述位线的触点连接层位于第二布线金属层内。优选地，在阵列器件层，所述页缓存器的键合区域的位置被配置在该页缓存器所属分区的上区段和下区段，并且该两个区段在字线结构方向上覆盖了所有的位线；在所述上区段和下区段区域，水平方向具有位线与之相接触的位线触点区域。优选地，所述上区段和下区段分别是右上区段和左下区段。优选地，同一行存储单元的字线通过第二金属层连接在一起，同一行的存储单元通过第二金属层共用字线。优选地，所述位线触点区域的宽度为11微米，各位线之间的间距大于等于700纳米。本专利技术的优点在于：在CMOS芯片设计工艺中，创建了合适的字线和位线的触点解决方案，通过合理布局单元下层外围电路组件的位置，使芯片的集成度得到提高，在CMOS芯片位置布局上得到了改进，降低了单个芯片的大小，一个晶圆能够切割出更多的晶片，节约了成本。具体地，本申请的方案实现了合理配置字线和位线的触点布局，满足单元下层外围电路的混合键合需求，并且布线间距大于700nm；为与嵌入式多媒体卡(EmbeddedMultiMediaCard，简称EMMC)相适配，所有的解码器操作(XDEC)都置于阵列下；页面缓存器(pagebuffer，简称pb)在寻址能力上，可以满足32位线间距的寻址。附图说明通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本专利技术的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：附图1为现有技术中存储器件的示意图；附图2为根据本专利技术实施方式的存储体示意图；附图3为根据本专利技术实施方式的外围电路结构层示意图；附图4为根据本专利技术实施方式的阵列层的示意图；附图5为根据本专利技术实施方式的位线接触孔版图示意图；附图6为根据本专利技术实施方式的字线连接层(WLhookup)版图示意图；附图7为根据本专利技术实施方式的更大范围的字线连接层(WLhookup)版图示意图。具体实施方式下面将参照附图更详细地描述本公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。图1示出现有技术中存储器件120的原理图，解码器122可以响应地址ADD选择存储单元阵列121的存储块BLK1到BLKi中的一个。解码器122可以向被选择的存储块的字线提供对应于操作模式的字线电压VWL。在程序操作过程中，例如，解码器122可以将程序电压和核对电压传递到被选择字线，并且将通过电压传递到未被选择字线。解码器122可以通过向选择线SSL和GSL提供选择信号选择存储块。在读操作过程中，读取电压可以被施加于存储块的被选择字线。在读操作过程中，分别地，通过读取电压可以被施加于存储块的未被选择字线。页缓存器123可以基于操作模式，作为写入驱动器或者感测放大器运转。在程序操作过程中，页缓存器123可以将对应于将被编程的数据Data的位线电压传递到存储单元阵列121的位线。在读操作过程中，页缓存器123可以通过位线感测存储于被选择存储单元的数据。页缓存器123可以锁存检测到的数据并且可以输出被锁存数据Data至外部设备。控制逻辑124可以响应来自外部设备的命令CMD控制解码器122和页缓存器123。对于此种情形，如果将外围电路器件都布置在存储单元阵列的外围，则整体器件面积大，不利于集成化和微型化。本专利技术的NAND存储器，由下到上依次包括但不限于：外围器件层(也称作单元下层外围电路层)、触点连接层、阵列器件层。在优选实施例中，外围器件包括多个金氧半导体场效应晶体管(MOSFET)，所述外围器件的金氧半导体场效应晶体管(MOSFET)用作存储器的不同功能器件，例如页缓存器、传感放大器、列译码器或行译码器。在优选实施例中，触点连接层包括多个金属层，所述金属层可以由钨、铜、铝或其他适合的材料制成，用于传递字线和/或位线的电信号。通过将外围器件层与阵列器件层叠层设置，经由其之间的触点连接层实现了字线、位线的触点连接和寻址。其中，阵列器件层可以使用第一类工艺技术制造，外围器件层可以使用第二类工艺技术制造。例如，第一工艺技术可以是NAND闪存工艺技术，而第二半导体技术可以是多金属互连CMOS技术。图2展示了根据本专利技术的示例性本文档来自技高网...

【技术保护点】
一种3D存储器，该3D存储器包括多个分区，每个分区包括外围器件层、触点连接层、阵列器件层，其特征在于，触点连接层位于外围器件层和阵列器件层之间，与外围器件层和阵列器件层叠层设置，并电性连接所述围器件层和阵列器件层。

【技术特征摘要】
1.一种3D存储器，该3D存储器包括多个分区，每个分区包括外围器件层、触点连接层、阵列器件层，其特征在于，触点连接层位于外围器件层和阵列器件层之间，与外围器件层和阵列器件层叠层设置，并电性连接所述围器件层和阵列器件层。2.根据权利要求1所述的3D存储器，其特征在于，所述外围器件层具有多组页缓存器和多组解码器。3.根据权利要求2所述的3D存储器，其特征在于，所述页缓存器为两组，被配置为耦合到所属分区的两个相对的区段；所述解码器为两组，被配置为耦合到所属分区的两个相对的区段。4.根据权利要求1-3任一项所述的3D存储器，其特征在于，所述触点连接层包括多个布线金属层，用于传递字线或位线的电信号；所述外围器件层与阵列器件层为上下叠层设置，并经由两者之间的触点连接层实现字线和/或位线的触点连接和寻址。5.根据权利要求4所述的3...

【专利技术属性】
技术研发人员：吕震宇，李勇娜，宋立东，刘丹，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：湖北,42