集成电路、集成电路布局及其配置方法技术

本发明专利技术公开了一种集成电路，包括至少一个第一有源区、与所述第一有源区邻近的至少一个第二有源区以及多个第三有源区。第一有源区和第二有源区被交错。第三有源区设置为与所述第一有源区邻近，其中所述第三有源区基本互相对准。本发明专利技术还提供了集成电路布局及其配置方法。

【技术实现步骤摘要】
集成电路、集成电路布局及其配置方法
本专利技术的实施例一般地涉及半导体
，更具体地，涉及集成电路及其配置方法。
技术介绍
半导体集成电路(IC)工业已经历了指数式增长。IC材料和设计方面的技术进步已产生数代IC，每代具有比前一代更小和更复杂的电路。较小的部件尺寸是对诸如鳍式场效应晶体管(FinFET)器件的多栅极器件的使用。因为栅极存在于从衬底中延伸的鳍上并且围绕该鳍，所以被称为FinFET。FinFET器件可允许缩小器件的栅极宽度同时将栅极设置在包括有沟道区的鳍的顶部和侧边上。
技术实现思路
根据本专利技术的一方面，提供了一种集成电路，包括：至少一个第一有源区；至少一个第二有源区，与所述第一有源区邻近，其中所述第一有源区和所述第二有源区交错；以及多个第三有源区，与所述第一有源区邻近，其中所述第三有源区基本互相对准。根据本专利技术的另一方面，提供了一种集成电路，包括：第一单元包括：第一有源区；第一栅电极，穿过所述第一有源区；第二有源区，与所述第一有源区邻近；以及第二栅电极，穿过所述第二有源区；以及第二单元包括：多个第三有源区，互相邻近；以及第三栅电极，穿过所述第三有源区，其中所述第一单元和所述第二单元互相邻接。根据本专利技术的又一方面，提供了一种配置集成电路布局的方法，其中，使用处理器配置集成电路布局，所述方法包括：使用处理器，生成第一单元和第二单元，所述第一单元包括被布置在其中的至少一个第一有源区和至少一个第二有源区，其中所述第一有源区和所述第二有源区互相邻近但未对准，并且所述第二单元包括基本互相对准的多个第三有源区；使用所述处理器将在所述集成电路布局上的所述第一单元和所述第二单元邻接；生成用于基于所述集成电路布局制造集成电路的一系列指令；以及，将一系列指令存储在非暂态机器可读存储介质中。附图说明当结合附图一起阅读时，通过下面的详细描述可最好地理解本专利技术的多个方面。注意到，根据工业中的标准实践，各种部件没有按比例绘制。实际上，可任意增加或减少各种部件的尺寸以便清楚讨论。图1是根据本专利技术的一些实施例的反相器的示意图。图2A是根据本专利技术的一些实施例的单元布局的顶视图。图2B是根据本专利技术的一些实施例的使用图2A的单元的集成电路布局的顶视图。图3和图4是根据本专利技术的一些实施例的单元布局的顶视图。图5A是根据本专利技术的一些实施例的单元布局的顶视图。图5B是根据本专利技术的一些实施例的使用图5A的单元的集成电路布局的顶视图。图6-图9是根据本专利技术的不同实施例的单元布局的顶视图。图10-图13是根据本专利技术的不同实施例的集成电路布局的顶视图。图14A是根据本专利技术的一些实施例的单元布局的顶视图。图14B是根据本专利技术的一些实施例的使用图14A的单元的集成电路布局的顶视图。图15和图16是根据本专利技术的一些实施例的单元布局的顶视图。图17A是根据本专利技术的一些实施例的单元布局的顶视图。图17B是根据本专利技术的一些实施例的使用图17A的单元的集成电路布局的顶视图。图18和图19是根据本专利技术的一些实施例的单元布局的顶视图。图20是根据本专利技术的一些实施例的集成电路布局的顶视图。图21是根据本专利技术的一些实施例的配置集成电路布局的方法的流程图。图22是生成一个或多个上述布局的实施例的处理系统。具体实施方式下列公开内容提供了许多不同的实施例或实例，以实现所提供的主题的不同特征。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅是实例且并不旨在限制。例如，下面描述中第一部件在第二部件上或上方形成可包括第一部件和第二部件以直接接触方式存在的实施例，且也可包括另外的部件存在于第一部件和第二部件之间使得第一部件和第二部件不直接接触的实施例。另外，本专利技术在各种实例中可能重复参考数字和/或字母。这种重复是为了简单和清楚的目的，并以其本身没有指定所讨论的各种实施例和/或配置之间的关系。此外，为了易于描述，本文中可以使用空间关系术语，例如“下方”、“之下”、“下部”、“之上”、“上部”等以描述图中所示的一个元件或部件与另一个(一些)元件或部件的关系。除了各图中描述的方向之外空间关系术语旨在包括器件使用或操作时的不同方向。装置可以其他方式定位(旋转250度或者在其他方向)并且因此本文中所使用的空间关系描述符可进行相应解释。现参考图1，图1是根据本专利技术的一些实施例的反相器的示意图。反相器100包括PMOS(P沟道金属氧化物半导体)晶体管110和NMOS(N沟道金属氧化物半导体)晶体管120。反相器100的输入端口130电连接PMOS晶体管110和NMOS晶体管120的栅极端子。反相器100的输出端口140电连接PMOS晶体管110和NMOS晶体管120的漏极端子。当输入端口130设置为“0”(例如地电压)，PMOS晶体管110导通而NMOS晶体管120截止。在这种情况下，电流从VDD(voltagedraindrain，又称漏极电压源)流经PMOS晶体管110至输出端口140。当输入端口130设置为“1”(例如工作电压)时，PMOS晶体管110截止而NMOS晶体管120导通。在这种情况下，电流从输出端口140流经NMOS晶体管120至VSS(votagesourcesource，又称源极电压源)。现参考图2A，其是根据本专利技术的一些实施例的单元布局的顶视图。单元200设置在半导体衬底上。单元200具有包括顶边缘312、底边缘314和相对的侧边缘316和318的单元边界。单元高度限定在顶边缘312和底边缘314之间。单元宽度限定在相对的侧边缘316和318之间。单元200包括第一晶体管区212和第二晶体管区214，其中第二晶体管区214布置为垂直地紧邻第一晶体管区212。共同的边界线315将第一晶体管区212和第二晶体管区214分开。单元200的第一晶体管区212被布置为形成PMOS晶体管并且可以被视为PMOS区212。单元200的第二晶体管区214被布置为形成NMOS晶体管并且可以被视为NMOS区214。多个P型有源区220a-220d存在于PMOS区212中，且多个N型有源区224a-224d存在于NMOS区214中。在一些实施例中，诸如P型有源区220a-220d和N型有源区224a-224d的有源区也被称为OD(确定氧化物尺寸的区域)。P型有源区220a-220d基本与顶部边缘312垂直。P型有源区220a-220d被布置为基本互相平行且基本等间隔隔开。N型有源区224a-224d基本与底边缘314垂直。N型有源区224a-224d被布置为基本互相平行且基本等间隔隔开。在一些实施例中，P型有源区220a-220d以及N型有源区224a-224d为鳍形，且P型有源区220a-220d以及N型有源区224a-224d以一个接一个配置方式交错，其中有源区中的每一个(例如P型有源区220a-220d以及N型有源区224a-224d)和与其邻接的有源区或多个有源区交错。栅电极230a-230d以及伪栅电极240a-240c位于半导体衬底上方。在图2A中，栅电极230a-230d以及伪栅电极240a-240c基本互相平行且与顶边缘312和底边缘314大体平行。栅电极230a-230d以及伪栅电极240a-240c由多晶硅或诸如金属、金属合金和金属硅化物的其他导电材料本文档来自技高网...

【技术保护点】
一种集成电路，包括：至少一个第一有源区；至少一个第二有源区，与所述第一有源区邻近，其中所述第一有源区和所述第二有源区交错；以及多个第三有源区，与所述第一有源区邻近，其中所述第三有源区基本互相对准。

【技术特征摘要】
2016.07.01 US 15/201,2001.一种集成电路，包括：至少一个第一有源区；至少一个第二有源区，与所述第一有源区邻近，其中所述第一有源区和所述第二有源区交错；以及多个第三有源区，与所述第一有源区邻近，其中所述第三有源区基本互相对准。2.根据权利要求1所述的集成电路，还包括：至少一个第四有源区，其中所述第二有源区存在于所述第四有源区和所述第一有源区之间，并且所述第四有源区和所述第一有源区基本互相对准。3.根据权利要求2所述的集成电路，还包括：至少一个第五有源区，其中所述第四有源区存在于所述第五有源区和所述第二有源区之间，并且所述第五有源区和所述第二有源区基本互相对准。4.根据权利要求3所述的集成电路，还包括：至少一个栅电极，穿过所述第二有源区和所述第五有源区。5.根据权利要求4所述的集成电路，其中，所述栅电极部分地存在于所述第四有源区的边缘上。6.根据权利要求2所述的集成电路，还包括：至少一个栅电极，穿过所述第一有源区和所述第四有...

【专利技术属性】
技术研发人员：林仲德，江庭玮，庄惠中，苏品岱，田丽钧，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71