具有电压限制和电容增强的电路制造技术

本公开的方面涉及可利用增强电容和减轻的雪崩击穿进行操作的电路。如可以根据一个或多个实施例所实现的那样，设备和/或方法涉及共源共栅电路的各个晶体管，其中一个晶体管通过向另一个晶体管的栅极施加电压来控制所述另一个晶体管处于关断状态。多个掺杂区域被沟槽分开，其中，导电沟槽配置和布置有掺杂区域，从而在第二晶体管的源极和漏极之间提供电容，并且限制第二晶体管的源极和漏极之一处的电压，由此减轻第二晶体管的雪崩击穿。

【技术实现步骤摘要】
具有电压限制和电容增强的电路
本专利技术涉及一种电路，更具体地，涉及一种提供电压钳制和电容的电路，其例如可以被实现用于控制高电压器件。
技术介绍
许多器件采用开关式电路，这可以以各种方式实现。例如，可以按期望将高电压开关与相关的电路一起使用。在一些应用中，常开型器件(晶体管)通过耦接了导致常关断的节点操作(netoperation)的附加器件而在高电压下使用。一种这样的方法涉及使用其中低电压FET(场效应晶体管)耦接到高电压器件的共源共栅布置来提供控制栅极电压。虽然这样的器件是有用的，但某些状况会导致过电压，这会对高电压器件和低电压FET中的任一个或两者造成损害。例如，如果高电压器件中的漏电流高于低电压器件的漏电流，或者低电压FET的切断比高电压器件更快，则可能会出现操作问题和可靠性问题。对于各种应用而言，这些和其它事件已经对这种器件的制造和实施提出了挑战。
技术实现思路
各种示例实施例涉及多种问题，比如上面指出的那些问题和/或根据与晶体管电路(比如涉及高电压晶体管的电路)的操作有关的以下公开内容会变得明显的其他问题。在各种实施方式中，使用具有增强电容和减轻雪崩击穿的低电压晶体管来控制常开型晶体管。在某些示例实施例中，本公开的方面涉及对提供增强电容和雪崩击穿控制的半导体结构的使用。这样的方面可以利用可在与晶体管本身的形成共享的工艺步骤中进一步形成的由沟槽分隔的掺杂区域来实现。根据特定实施例，一种设备包括具有第一晶体管和第二晶体管的共源共栅电路，第一晶体管和第二晶体管各自具有栅极、源极、沟道和漏极，其中第二晶体管的漏极电连接到第一晶体管的源极。第二晶体管连接成并且可操作为通过对第一晶体管的栅极施加电压来控制第一晶体管处于关断状态。所述设备还包括多个导电沟槽和一个或多个掺杂区域，所述一个或多个掺杂区域位于导电沟槽中的相邻导电沟槽之间并且提供p-n结。导电沟槽配置并布置有掺杂区域，以提供第二晶体管的源极和漏极之间的电容，并且通过限制第二晶体管的源极和漏极之一处的电压(例如，通过对电压进行钳制)来减轻第二晶体管的雪崩击穿。另一个实施例涉及一种方法，所述方法可以利用如上所述的电路来实现。提供第一晶体管和第二晶体管用于共源共栅电路，第一晶体管和第二晶体管各自具有栅极、源极、沟道和漏极，其中第二晶体管的漏极电连接到第一晶体管的源极。多个导电沟槽连同各相邻沟槽之间的一个或多个掺杂区域连接到第二晶体管的源极和漏极。第二晶体管用于通过对第一晶体管的栅极施加电压来控制第一晶体管处于关断状态，并且导电沟槽和掺杂区域用于在第二晶体管的源极和漏极之间提供电容并减轻第二晶体管的雪崩击穿。在这种情况下，可以通过限制或钳制第二晶体管的源极和漏极之一处的电压来减轻雪崩击穿。在其它具体示例实施例中，一种设备包括共源共栅电路、电容器电路和钳制二极管电路。共源共栅电路包括高电压GaN晶体管，所述高电压GaN晶体管具有栅极、源极、漏极和连接该高电压GaN晶体管的源极和漏极的沟道。共源共栅电路还包括低电压FET，所述低电压FET具有栅极、连接到高电压GaN晶体管的栅极的源极、连接到高电压GaN晶体管的源极的漏极、以及连接该低电压FET的源极和漏极的沟道。电容器和钳制二极管电路连接到低电压FET晶体管的源极和漏极。在某些实施例中，低电压FET通过将其源极处的电压施加到高电压GaN晶体管的栅极来控制高电压GaN晶体管处于关断状态，同时电容器和钳制二极管在低电压FET的源极和漏极之间提供电容，并且通过钳制源极和漏极两端的电压来减轻低电压FET的雪崩击穿。上述讨论/概述不旨在描述本公开的每个实施例或每个实施方式。下面的附图和详细描述也例示了各种实施例。附图说明考虑以下结合附图的详细描述，可以更全面地理解各种示例实施例，在附图中：图1示出了根据本公开的设备；图2示出了根据本公开的设备的截面图；图3示出了根据本公开的设备的截面图；图4示出了根据本公开的设备的顶视图；以及图5示出了表征可以根据一个或多个实施例实现的示例沟槽间隔和相关击穿电压的曲线图。尽管本文中讨论的各种实施例可被修改为改型和替代形式，但是本专利技术的各方面在附图中通过示例方式示出，并且将被详细描述。然而，应当理解，不旨在将本公开限制于所描述的特定实施例。相反，旨在涵盖落入包括权利要求中所限定的各方面的本公开的范围内的所有改型、等同物和替代方案。此外，在本申请全文中使用的术语“示例”仅仅是为了说明而不是限制。具体实施方式本公开的方面被认为是可应用于涉及过电压抑制或其它电压控制的各种不同类型的设备、系统和方法。在某些实施方式中，当在诸如级联电路的电路中的过电压抑制的情况下使用本公开的各方面时(可以在各种类型的电路和相关器件/系统中实现)，已经表明本公开的各方面是有益的。在一些实施例中，可利用低电压开关操作的电路为所述开关提供额外的漏源电容以及钳制功能。这样的电路可以与常开型开关或晶体管一起实现(例如，在这种常开型高电压开关的源极处，并且可操作为使该高电压开关关断)。常开型晶体管是在没有栅极电压的情况下处于导通(导电)状态的晶体管。通过使用示例性情况的非限制性示例的以下讨论可以理解各个方面，但本公开不限于此。因此，在下面的描述中，阐述了各种细节以描述本文中呈现的示例。然而，对于本领域技术人员显而易见的是，可以在没有以下给出的所有具体细节的情况下实践一个或多个其它示例和/或这些示例的变型。在其它情况下，未详细描述众所周知的特征，以免使本文中的示例的描述变得模糊不清。为了便于说明，可以在不同的附图中使用相同的附图标记来指代相同元件或相同元件的附加实例。此外，尽管在某些情况下可以在各个附图中描述方面和特征，但是应当理解，来自一个附图或实施例的特征可以与另一个附图或实施例的特征组合，即使该组合未被明确地示出或未被明确描述为组合。例如，以低电压开关示出的附加电容/钳制功能可以与本文所示的其它电路一起使用。在与这种低电压开关一起实现附加电容/钳制功能的情况下，附加电容/钳制功能(和相关电路)可以与除如附图所示的高电压输入开关之外的电路和/或作为如附图所示的高电压输入开关的替代物的电路一起使用，比如，附加电容/钳制功能(和相关电路)可以与各种不同类型的电路的实施方式一起使用。各种实施例涉及利用满足增强型Coss(输出电容或漏源电容)和电压钳制这两种功能的电路/间隔结构来提供增强型Coss(输出电容或漏源电容)和电压钳制功能。在各种情况下，对电路和电路中的材料(例如，绝缘材料)之间的间隔进行设置以微调钳制电压。这样的实施例可以利用耦接到被提供了增强型Coss的低电压晶体管的常开型晶体管来实现。例如，可以使用具有增强型Coss和电压钳制的低电压FET(例如，MOSFET)来实现GaN(氮化镓)常开型晶体管。这些方法可以被实现为例如钳制处于关断状态下的FET的漏极电压，这可以减轻或防止该FET的漏极处的过电压状况(和相关的雪崩)，否则，由于常开型晶体管相当快速地关断，可能导致该过电压状况(和相关的雪崩)。某些实施例涉及这样一种结构，所述结构起到附加电容和钳制二极管作用，从而提供如上所述的增强Coss和电压钳制。结合这样的实施例，已经认识/发现，单个结构可以实现这些效果，并且进一步地，这样的结构可以在用于形成相邻晶体管本文档来自技高网...

【技术保护点】
一种设备，包括：共源共栅电路，其易受包括雪崩击穿的过电压状况影响，所述共源共栅电路包括第一晶体管，其具有栅极、源极、沟道和漏极，以及第二晶体管，其具有栅极、源极、沟道和电连接到所述第一晶体管的源极的漏极，所述第二晶体管被配置和布置成通过对所述第一晶体管的栅极施加电压来控制所述第一晶体管处于关断状态；多个导电沟槽；以及一组一个或多个掺杂区域，每个掺杂区域位于相应的相邻一对导电沟槽之间，并且配置为提供p‑n结，其中，所述多个导电沟槽和一个或多个掺杂区域与所述共源共栅电路一起配置和布置，以在所述第二晶体管的源极和漏极之间提供电容，并且通过限制所述第二晶体管的源极或漏极处的电压电平来减轻所述第二晶体管的雪崩击穿。

【技术特征摘要】
2016.07.01 US 15/200,3081.一种设备，包括：共源共栅电路，其易受包括雪崩击穿的过电压状况影响，所述共源共栅电路包括第一晶体管，其具有栅极、源极、沟道和漏极，以及第二晶体管，其具有栅极、源极、沟道和电连接到所述第一晶体管的源极的漏极，所述第二晶体管被配置和布置成通过对所述第一晶体管的栅极施加电压来控制所述第一晶体管处于关断状态；多个导电沟槽；以及一组一个或多个掺杂区域，每个掺杂区域位于相应的相邻一对导电沟槽之间，并且配置为提供p-n结，其中，所述多个导电沟槽和一个或多个掺杂区域与所述共源共栅电路一起配置和布置，以在所述第二晶体管的源极和漏极之间提供电容，并且通过限制所述第二晶体管的源极或漏极处的电压电平来减轻所述第二晶体管的雪崩击穿。2.根据权利要求1所述的设备，其中所述掺杂区域和所述导电沟槽是与所述第二晶体管的沟道并联地连接到所述第二晶体管的源极和漏极的电路的一部分，所述导电沟槽彼此横向相邻地布置，所述掺杂区域横向地位于所述导电沟槽之间；所述第二晶体管的源极包括在所述导电沟槽和所述掺杂区域的上方延伸的第一掺杂层；所述第二晶体管的漏极包括在所述掺杂区域的下方延伸的第二掺杂层；并且所述导电沟槽在所述掺杂区域之间延伸并进入所述第二掺杂层。3.根据权利要求1所述的设备，其中：所述第一晶体管是具有高击穿电压的高电压晶体管，以及所述第二晶体管是具有低于所述高击穿电压的低击穿电压的低电压晶体管，所述第二晶体管的漏极耦接到所述第一晶体管的源极，所述第二晶体管配置和布置成：在所述掺杂区域相对于钳位电压阈值电平限制所述第二晶体管的漏极处的电压电平的同时，通过设置所述第一晶体管的负栅源电压差来将所述第一晶体管从导通状态切换到关断状态。4.根据权利要求1所述的设备，其中，所述导电沟槽通过触点耦接到所述第二晶体管的源极，所述触点从所述第二晶体管的源极延伸到所述导电沟槽。5.根据权利要求1所述的设备，其中：所述第一晶体管是常开型晶体管，以及所述第二晶体管配置和布置成：通过将来自所述第二晶体管的源极的电压耦合到所述常开型晶体管的栅极来在所述常开型晶体管的栅极和源极之间提供负电压差，控制所述第一晶体管处于关断状态。6.根据权利要求1所述的设备，其中，每个掺杂区域是p-n二极管的一部分，所述p-n二极管包括所述掺杂区域以及所述第一晶体管的源极和漏极的延伸区域，每个p-n二极管具有由所述导电沟槽中的一个隔离开的部分。7.根据权利要求1所述的设备，其中，所述导电沟槽和所述掺杂区域配置和布置成：在所述第二晶体管从导通状态切换为关断状态的同时、并且在所述第二晶体管通过将提供所述第一晶体管的栅极与源极之间的负电压差的电压耦合至所述第一晶体管的栅极来关断所述第一晶体管的同时，限制所述第二晶体管的源极和漏极两端的电压降。8.根据权利要求1所述的设备，其中所述第一晶体管是常开型电路，以及所述第二晶体管配置和布置成将所述常开型电路操作成处于常关断状态。9.根据权利要求1所述的设备，...

【专利技术属性】
技术研发人员：菲利浦·拉特，简·雄斯基，巴里·怀恩，赖艳，史蒂文·托马斯·皮克，
申请(专利权)人：安世有限公司，
类型：发明
国别省市：荷兰,NL