非易失性存储装置的快速读取制造方法及图纸

提供感测技术和相关联的电路用于与存储器设备一起使用。这些技术适用于涉及偶数位线或奇数位线的感测操作。在一种方法中，感测电路包括具有单独的高速缓存访问线但被连接到公共输出总线的左侧部分和右侧部分。通过使用来自左侧部分的半字和来自右侧部分的半字，可以一次输出全数据字。或者，感测电路可以被配置以便从左侧部分或右侧部分一次输出全数据字。一个实现方式为左侧部分和右侧部分中的每一个提供N位总线和N个输入路径。另一实现方式为左侧部分和右侧部分中的每一个提供N位总线和N/2个输入路径。

【技术实现步骤摘要】
【国外来华专利技术】非易失性存储装置的快速读取
技术介绍
半导体存储器被广泛用于诸如蜂窝电话、数字照相机、个人数字助理、医疗电子、移动计算设备和非移动计算设备的各种电子设备中。半导体存储器可以包括非易失性存储器或易失性存储器。即使当非易失性存储器未被连接到电源(例如，电池)时，非易失性存储器也允许信息被存储和保留。非易失性存储器的示例包括闪存(例如，NAND型和NOR型闪存)和电可擦除可编程只读存储器(ElectricallyErasableProgrammableRead-OnlyMemory，EEPROM)。诸如浮置栅极的电荷存储材料或电荷捕获材料可以被用于这种存储器设备中以存储表示数据状态的电荷。电荷捕获材料可以被垂直地布置在三维(three-dimensional，3D)堆叠存储器结构中，或者被水平地布置在二维(two-dimensional，2D)存储器结构中。3D存储器结构的一个示例是位成本可扩展(BitcostScalable，BiCS)架构，其包括交替的导电层和电介质层的堆叠。在堆叠中形成存储器孔，并且然后通过用包括电荷捕获层的材料填充存储器孔来形成NAND串以创建存储器单元的垂直柱。直的NAND串在一个存储器孔中延伸。由导电层提供存储器单元的控制栅。然而，在操作这样的存储器设备中呈现出各种挑战。附图说明在不同图中，相同编号的元件是指的公共组件。图1是3D堆叠非易失性存储器设备的透视图。图2是诸如图1的3D堆叠非易失性存储器设备100的存储器设备的功能框图。图3A是描绘用于对在控制器中的一个或多个处理器进行编程的软件模块的框图。图3B是描绘用于对状态机或在存储器裸芯上的其他处理器进行编程的软件模块的框图。图4A是具有两个平面的存储器结构的框图。图4B描绘了存储器单元的块的一部分的俯视图。图4C描绘了存储器单元的块的一部分的横截面图图4D描绘了选择栅极层和字线层的视图。图4E是存储器单元的垂直柱的横截面图。图5A描绘了图1的感测块SB1的示例框图。图5B描绘了图1的感测块SB1的另一示例框图。图6A描绘了包括被布置在16个高速缓存层中的感测放大器(senseamplifier)和高速缓存的示例感测电路(sensingcircuit)。图6B描绘了诸如图6A的感测电路的多个感测电路的示例布置。图6C描绘了与图6B一致的示例感测电路和输入/输出电路。图6D描绘了被输入到图6A的感测电路的并且从图6A的感测电路输出的数据的示例配置。图7A描绘了示例编程处理。图7B描绘了示例读取过程，在其中所有位线的存储器单元被同时读取。图7C描绘了示例读取处理，在其中偶数位线和奇数位线的存储器单元被分别读取。图7D描绘了与图7A一致的示例编程处理，在其中数据在图6A的感测电路中的每个高速缓存层内从高速缓存传送到感测放大器。图7E描绘了与图7B一致的示例所有位线读取处理，在其中在图6A的感测电路的高速缓存层的每一个内将数据从感测放大器传送到高速缓存。图7F描绘了与图7D和7E的处理一致的在图6A的高速缓存层CT0的感测放大器和高速缓存之间的、数据的示例传送。图8A描绘与图7C一致的示例读取处理，在其中在图6A的感测电路中的高速缓存层的每一个内将读取数据从偶数位线的感测放大器传送到高速缓存。图8B描绘与图7C一致的示例读取处理，在其中在图6A的感测电路中的高速缓存层的每一个内将读取数据从奇数位线的感测放大器传送到高速缓存。图8C描绘了与图8A的处理一致的在图6A的高速缓存层CT0的偶数位线的感测放大器与高速缓存层CT0的高速缓存之间的、数据传送的示例传送。图8D描绘了与图8B的处理一致的在图6A的高速缓存层CT0的奇数位线的感测放大器与高速缓存层CT0的高速缓存之间的、数据的示例传送。图9A描绘了在图6A的高速缓存层CT0、CT2、CT4和CT6的感测放大器和高速缓存之间的、数据的示例传送，图9A中每个高速缓存层具有单个总线，不同层的总线被连接到彼此，并示出了同层传送。图9B描绘了在图6A的高速缓存层CT0、CT2、CT4和CT6的感测放大器和高速缓存之间的数据的示例传送，图9B中每个高速缓存层具有单个总线，不同层的总线被连接到彼此，并示出了跨层传送。图10A描绘了在图6A的感测电路中的示例数据总线，图10A中每个高速缓存层具有双总线，并且不同层的总线被连接到彼此。图10B描绘了在编程或读取操作期间在图10A的高速缓存层CT0和CT8中的、数据的示例同层传送，在其中数据字的第一半(例如，低位字节)被传送，并且相邻感测放大器在传送中被使用。图10C描绘了在编程或读取操作期间在图10A的高速缓存层CT0和CT8中的、数据的示例同层传送，在其中数据字的第二半(例如，高位字节)被传送，并且相邻感测放大器在传送中被使用。图10D描绘了在编程操作期间在图10A的高速缓存层CT0和CT8中的、数据的示例传送，在其中将数据字的第一半(例如，低位字节)从CT0传送到CT8，并且将数据字的第二半(例如，高位字节)在CT0内传送，并且偶数感测放大器在传送中被使用。图10E描绘了在读取操作期间在图10A的高速缓存层CT0和CT8中的、数据的示例传送，在其中将数据字的第一半(例如，低位字节)从CT8传送到CT0，并且将数据字的第二半(例如，高位字节)在CT0内传送，并且偶数感测放大器在传送中被使用。图10F描绘了在编程操作期间在图10A的高速缓存层CT0和CT8中的、数据的示例传送，在其中将数据字的第一半(例如，低位字节)从CT8传送到CT0，并且将数据字的第二半(例如，高位字节)在CT8内传送，并且奇数感测放大器在传送中被使用。图10G描绘了在读取操作期间在图10A的高速缓存层CT0和CT8中的、数据的示例传送，在其中将数据字的第一半(例如，低位字节)从CT0传送到CT8，并且将数据字的第二半(例如，高位字节)在CT8内传送，并且奇数感测放大器在传送中被使用。图11A描绘了被应用于图6A的示例感测电路的用于使用图10D的示例来在针对偶数位线的编程操作中传送数据的示例处理。图11B描绘了被应用于图6A的示例感测电路的用于使用图10F的示例来在针对奇数位线的编程操作中传送数据的示例处理。图11C描绘了被应用于图6A的示例感测电路的用于使用图10E的示例来在针对偶数位线的读取操作中传送数据的示例处理。图11D描绘了被应用于图6A的示例感测电路的用于使用图10G的示例来在针对奇数位线的读取操作中传送数据的示例处理。图12A描绘了与图7D和7E的处理一致的用于在全页(fullpage)编程或读取操作中选择高速缓存层和感测放大器层的示例序列。图12B描绘了与图11A和11C的处理一致的用于在针对包括偶数位线的半页(halfpage)的编程或读取操作中选择高速缓存层和感测放大器层的示例序列。图12C描绘了与图11B和11D的处理一致的用于在针对包括奇数位线的半页的编程或读取操作中选择高速缓存层和感测放大器层的示例序列。图13A描绘了一对图6A的感测电路的示例布置，在其中使用了公共的高速缓存访问线集合。图13B描绘了一对图6A的感测电路的另一示例布置，在其中使用了单独的高速缓存访问线集合。图13C描绘了基于图13B的布置的电路。图13D描绘了一对图6A的感测电本文档来自技高网...

【技术保护点】
一种电路，包括：多个感测放大器(SA0、SA2、SA4、SA6、SA8、SA10)和多个高速缓存(C0、C2、C4、C6、C8、C10)，每感测放大器一个高速缓存器，其中经由各个位线将每个感测放大器连接到字线(WLL0‑WLL31)中的各个存储器单元(MC1、MC2)，所述各个位线包括每隔一个的位线的第一集合(BL0‑1)和每隔一个的位线的第二集合(BL0‑2)，并且所述多个感测放大器和所述多个高速缓存被布置在包括第一层(1410)和第二层(1411)的多个层(C0和C8、C2和C10、C4和C12以及C6和C14)中，其中：所述第一层包括N个感测放大器以及N个高速缓存，所述N个感测放大器包括与所述每隔一个的位线的第一集合相关联的N/2个感测放大器(CT0中的SA(0)、SA(2)、SA(4)、SA(6)、SA(8)、SA(10)、SA(12)、SA(14)))以及与所述每隔一个的位线的第二集合相关联的N/2个感测放大器(CT0中的SA(1)、SA(3)、SA(5)、SA(7)、SA(9)、SA(11)、SA(13)、SA(15))，并且所述N个高速缓存包括N/2个高速缓存的第一集合(1410a或1410b)以及N/2个高速缓存的第二集合(1410b或1410a)；所述第二层包括N个感测放大器以及N个高速缓存，所述N个感测放大器包括与所述每隔一个的位线的第一集合相关联的N/2个感测放大器(CT8中的SA(0)、SA(2)、SA(4)、SA(6)、SA(8)、SA(10)、SA(12)、SA(14)))以及与所述每隔一个的位线的第二集合相关联的N/2个感测放大器(CT8中的SA(1)、SA(3)、SA(5)、SA(7)、SA(9)、SA(11)、SA(13)、SA(15))，并且所述N个高速缓存包括N/2个高速缓存的第一集合(1411a)以及N/2个高速缓存的第二集合(1411b)；以及大小为N位的数据总线，所述数据总线包括输入路径(1341‑1376)，所述输入路径在第一模式中被连接到所述第一层的N/2个高速缓存的第一集合并被连接到所述第二层的N/2个高速缓存的第一集合，以及在第二模式中被连接到所述第一层的N/2个高速缓存的第二集合并被连接到所述第二层的N/2个高速缓存的第二集合。...

【技术特征摘要】
【国外来华专利技术】2015.05.08 US 62/159,121;2015.10.30 US 14/927,8381.一种电路，包括：多个感测放大器(SA0、SA2、SA4、SA6、SA8、SA10)和多个高速缓存(C0、C2、C4、C6、C8、C10)，每感测放大器一个高速缓存器，其中经由各个位线将每个感测放大器连接到字线(WLL0-WLL31)中的各个存储器单元(MC1、MC2)，所述各个位线包括每隔一个的位线的第一集合(BL0-1)和每隔一个的位线的第二集合(BL0-2)，并且所述多个感测放大器和所述多个高速缓存被布置在包括第一层(1410)和第二层(1411)的多个层(C0和C8、C2和C10、C4和C12以及C6和C14)中，其中：所述第一层包括N个感测放大器以及N个高速缓存，所述N个感测放大器包括与所述每隔一个的位线的第一集合相关联的N/2个感测放大器(CT0中的SA(0)、SA(2)、SA(4)、SA(6)、SA(8)、SA(10)、SA(12)、SA(14)))以及与所述每隔一个的位线的第二集合相关联的N/2个感测放大器(CT0中的SA(1)、SA(3)、SA(5)、SA(7)、SA(9)、SA(11)、SA(13)、SA(15))，并且所述N个高速缓存包括N/2个高速缓存的第一集合(1410a或1410b)以及N/2个高速缓存的第二集合(1410b或1410a)；所述第二层包括N个感测放大器以及N个高速缓存，所述N个感测放大器包括与所述每隔一个的位线的第一集合相关联的N/2个感测放大器(CT8中的SA(0)、SA(2)、SA(4)、SA(6)、SA(8)、SA(10)、SA(12)、SA(14)))以及与所述每隔一个的位线的第二集合相关联的N/2个感测放大器(CT8中的SA(1)、SA(3)、SA(5)、SA(7)、SA(9)、SA(11)、SA(13)、SA(15))，并且所述N个高速缓存包括N/2个高速缓存的第一集合(1411a)以及N/2个高速缓存的第二集合(1411b)；以及大小为N位的数据总线，所述数据总线包括输入路径(1341-1376)，所述输入路径在第一模式中被连接到所述第一层的N/2个高速缓存的第一集合并被连接到所述第二层的N/2个高速缓存的第一集合，以及在第二模式中被连接到所述第一层的N/2个高速缓存的第二集合并被连接到所述第二层的N/2个高速缓存的第二集合。2.如权利要求1所述的电路，还包括:在所述第一层中，被连接到所述第一层的N个高速缓存的第一选择线(ctc0)；以及在所述第二层中，被连接到所述第二层的N个高速缓存的第二选择线(ctc8)。3.如权利要求2所述的电路，还包括:控制电路(110，122)，所述控制电路被配置为使得所述第一选择线在所述第一模式和所述第二模式中选择所述第一层的N个高速缓存，并且使得所述第二选择线在所述第一模式和所述第二模式中选择所述第二层的N个高速缓存。4.如权利要求2或3所述的电路，还包括:被连接到所述第一层的N/2个高速缓存的第一集合(1410a)的N/2个高速缓存访问线的第一集合(ca0L-ca7L)，每高速缓存一个高速缓存访问线；被连接到所述第一层的N/2个高速缓存的第二集合(1410b)的N/2个高速缓存访问线的第二集合(ca8L-cal5L)，每高速缓存一个高速缓存访问线；被连接到所述第二层的N/2个高速缓存的第一集合(1411a)的N/2个缓存访问线的第三集合(ca0R-ca7R)，每高速缓存一个高速缓存访问线；被连接到所述第二层的N/2个高速缓存的第二集合(1411b)的N/2个高速缓存访问线的第四集合(ca8R-cal5R)，每高速缓存一个高速缓存访问线；N/2个晶体管的第一集合(1378L)，所述N/2个晶体管的第一集合的每个晶体管被连接到N/2个高速缓存访问线的所述第一集合的N/2个高速缓存访问线中的一个，被连接到N/2个高速缓存访问线的所述第二集合的N/2个高速缓存访问线中的一个，并且被连接到所述数据总线(1335)；以及N/2个晶体管的第二集合(1378R)，所述N/2个晶体管的第二集合的每个晶体管被连接到N/2个高速缓存器的所述第三集合的N/2个高速缓存访问线(ca0R-ca7R)中的一个，被连接到N/2个高速缓存访问线的所述第四集合的N/2个高速缓存访问线(ca8R-cal5R)中的一个，并且被连接到所述数据总线。5.如权利要求1所述的电路，还包括:在所述第一层中，被连接到所述第一层的N/2个高速缓存的第一集合的一个选择线以及被连接到所述第一层的N/2个高速缓存的第二集合的另一选择线；以及在所述第二层中，被连接到所述第二层的N/2个高速缓存的第一集合的一个选择线以及被连接到所述第二层的N/2个高速缓存的第二集合的另一选择线。6.如权利要求5所述的电路，还包括:控制电路(110，122)，所述控制电路在所述第一模式中被配置为使得所述第一层的一个选择线选择所述第一层的N/2个高速缓存的第一集合并且使得所述第二层的一个选择线选择所述第二层的N/2个高速缓存的第一集合，以及在所述第二模式中被配置为使得所述第一层的另一选择线选择所述第一层的N/2个高速缓存的第二集合并且使得所述第二层的另一选择线选择所述第二层的N/2个高速缓存的第二集合。7.如权利要求5或6所述的电路，还包括:被连接到所述第一层的N个高速缓存的N个高速缓存访问线的第一集合(ca0L-cal5L)，每高速缓存一个高速缓存访问线，其中所述数据总线的N/2个输入路径的第一集合的每个输入路径在所述第一模式中被连接到在所述第一层的N/2个高速缓存的第一集合中的各个高速缓存，以及在所述第二模式中被连接到在所述第一层的N/2个高速缓存的第二集合中的各个高速缓存；以及被连接到所述第二层的N个高速缓存的N个高速缓存访问线的第二集合(ca0R-cal5R)，每高速缓存一个高速缓存访问线，其中所述数据总线的N/2个输入路径的第二集合的每个输入路径在所述第一模式中被连接到在所述第二层的N/2个高速缓存的第一集合中的各个高速缓存，以及在所述第二模式中被连接到在所述第二层的N/2个高速缓存的第二集合中的各个高速缓存。8.如权利要求1至7中任一项所述的电路，其中:所述数据总线具有大小为N/2位的第一部分(位0至位7)和大小为N/2位的第二部分(位8至位15)；在所述第一模式中，同时地所述第一部分被连接到所述第一层的N/2个高速缓存的第一集合并且所述第二部分被连接到所述第二层的N/2个高速缓存的第一集合；以及在所述第二模式中，同时地所述第一部分被连接到所述第一层的N/2个高速缓存的第二集合并且所述第二部分被连接到所述第二层的N/2个高速缓存的第二集合。9.根据权利要求1至8中任一项所述的电路，还包括控制电路，在编程操作中的所述控制电路被配置为：在所述第一模式中，同时地将来自所述数据总线的第一数据字的第一半(Wla)传送到所述第一层的N/2个高速缓存的第一集合、并且将来自所述数据总线的第二数据字的第一半(W2a)传送到所述第二层的N/2个高速缓存的第一集合；以及在所述第二模式中，同时地将来自所述数据总线的所述第一数据字的第二半(Wlb)传送到所述第一层的N/2个高速缓存的第二集合、并且将来自所述数据总线的第二数据字...

【专利技术属性】
技术研发人员：G巴拉克里什南，萧江华，加藤洋介，蔡万方，财津真吾，
申请(专利权)人：桑迪士克科技有限责任公司，
类型：发明
国别省市：美国,US