埋入式基板封装结构制造技术

本实用新型专利技术揭露一种埋入式基板封装结构，由上之下分别为第四介电层，第二基板、芯片及第五介电层、第三介电层、第二介电层、第一基板以及第一介电层；各层基板具有导线层与导通孔，而各介电层更具有开孔与导电凸块或导电垫等，导线层、导通孔、开孔、导电凸块、导电垫与埋入的芯片等则共同形成所需的电性连接。芯片采用覆晶方式与基板电性连结；芯片的背面所介接的是介电层材料。相较于习知技术中所介接的为基板，介电层的制程简单，并且在芯片倒置焊接后，其线路连接即完成。相较于习知的埋入式基板封装技术，本实用新型专利技术的结构可简化制程。

Embedded substrate packaging structure

The utility model discloses an embedded substrate packaging structure, from the top were fourth dielectric layer, a second substrate, chip and a five dielectric layer, third dielectric layer, second dielectric layer, a first substrate and a first dielectric layer; each layer substrate having a conductor layer and vias, and the dielectric layer has more holes with conductive bumps or conductive pads, conductor layer, holes, holes, conductive bumps, conductive pads and embedded chips together form electrical connection required. The chip is connected with the substrate by means of the coating pattern, and the back of the chip is connected with the dielectric layer material. Compared with the substrate in the known technology, the manufacturing process of the dielectric layer is simple, and the circuit connection is completed after the inversion welding of the chip. Compared with the known embedded substrate packaging technology, the structure of the utility model can simplify the manufacturing process.

【技术实现步骤摘要】
埋入式基板封装结构
本技术是关于一种埋入式基板封装结构。
技术介绍
为适应科技产品的多功能化与体积微小化，许多半导体芯片的封装技术也应运而生，例如，利用芯片堆栈式(stacked)的封装以有效缩小电子产品体积、通过高密度基板(Substrate)来连接芯片与芯片以达到系统或次系统模块化的多芯片(MCM)封装、覆晶封装技术、通过将不同功能的IC整合于同一晶圆上制造的系统单芯片(SystemonaChip，SoC)、或是系统化封装(SysteminaPackage，SiP)等技术，都已经被广泛应用或视为是极具潜力技术。例如，美国专利U.S.PatentNo.8,115,297揭露一种具有埋入式晶粒的双基板结构及其方法(substratestructurewithdieembeddedinsideanddualbuild-uplayersoverbothsidesurfacesandmethodthereof)。该结构包含一第一基板，该第一基板具有连接于金属垫的一晶粒、以及分别形成于该第一基板两侧表面的第一、第二线路；一第二基板，具有一开口以接入该晶粒；以及第三、第四线路分别形成于该第二基板两侧表面。利用一具黏性的胶材填入该晶粒与第一基板之间、以及该晶粒与第二基板之间的空隙；并使用雷射切割该第一基板的背面以形成开口处以将该晶粒背面金属层进行部分的暴露。值得说明的是，在上述的结构及制程中，其晶粒是以面朝上的方式与基板进行电性连结；再者，该晶粒的背面是直接与基板相连、并且要在该晶粒正放后，才能进行填胶固定该晶粒，再接着进行重布线线路(RDL)，最后才能完成线路连接。因此，整个封装制程较为复杂。
技术实现思路
鉴于前述的习知技术的缺点，本技术的主要目的是提供一种埋入式基板封装结构，采用覆晶方式与基板电性连结，制程简单。为达到前述的目的，本技术提出一种埋入式基板封装结构，其包括：一第一基板、一第二基板、一第一介电层、一第二介电层、一第三介电层、一第四介电层以及一第五介电层，其中，该第一基板上设置有多个第一导通孔(throughhole)，该第一基板的上、下表面分别设置一第一上导线层与一第一下导线层，该第一上导线层与该第一下导线层透过该多个第一导通孔电性连接；该第一介电层(dielectriclayer)覆盖于该第一基板下表面的第一下导线层，在位于该第一下导线层处具有多个开孔(opening)，以暴露该第一下导线层的部分表面，该暴露表面可设置导电凸块(bump)；该第二介电层覆盖于该第一基板上表面的第一上导线层，在位于该第一上导线层处具有多个开孔，以暴露该第一上导线层的部分表面，该暴露表面设置一导电凸块(bump)，该导电凸块更包括焊球本体及球下冶金层；该第二基板设置有至少一个容置空间(cavity)及多个第二导通孔，该至少一个容置空间用于容置一芯片，该第二基板的上、下表面分别设置一第二上导线层与一第二下导线层；该第三介电层覆盖于该第二下导线层，具有多个开孔，以暴露该第二下导线层的部分表面，该暴露表面可设置导电凸块，该导电凸块更包括焊球本体及球下冶金层；该第四介电层覆盖于该第二基板上表面的第二上导线层及芯片背面，作为芯片背面的保护层，在位于该第二上导线层处具有多个开孔，以暴露该第二上导线层的部分表面，该暴露表面可设置导电凸块，该导电凸块更包括焊球本体及球下冶金层；以及该第五介电层包覆于该芯片四周，以填充该芯片与该容置空间之间的缝隙，并固定该芯片于该容置空间之内，其中，该第二介电层及该第三介电层在位于该第二基板的容置空间处具有多个开孔，该多个开孔内设置球下冶金层(underbumpmetallurgy，UBM)或焊球本体，该芯片上的焊垫上方预作该导电凸块或该焊球本体；当该芯片放置于该容置空间时，透过该导电凸块或该焊球本体与该第一基板的第一上导线层电性连接。附图说明图1是显示本技术的埋入式基板封装结构的剖面示意图；图2是显示本技术的一种埋入式基板封装结构应用于封装芯片时增设一散热结构的实施例；以及图3是显示本技术的一种埋入式基板封装结构应用于堆栈式封装的实施例。其中图中：110、第一基板；111、第一导通孔；112、第一上导线层；113、第一下导线层；120、第一介电层；121、焊球本体；122、球下冶金层；130a、第二介电层；130b、第三介电层；131、焊球本体；132、焊垫；140、第二基板；141、第二导通孔；142、芯片；143、第二上导线层；144、第二下导线层；150、第四介电层；151、焊球本体；152、球下冶金层；160、第五介电层；201、散热结构。具体实施方式以下是通过特定的具体实施例说明本技术的实施方式，熟悉此技术的人士可由本说明书所揭示的内容轻易地了解本技术的其他优点及功效。本技术也可通过由其他不同的具体实例加以施行或应用，本技术说明书中的各项细节也可基于不同观点与应用在不悖离本技术的精神下进行各种修饰与变更。须知，本说明书所附图式绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本技术可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本技术所能产生的功效及所能达成的目的下，均应落在本技术所揭示的
技术实现思路
得能涵盖的范围内。以下依据本技术的实施例，描述一种埋入式基板封装结构，请参阅图1所示，本技术的一种埋入式基板封装结构是包括：一第一基板110、一第二基板140、一第一介电层120、一第二介电层130a、一第三介电层130b、一第四介电层150、以及一第五介电层160。本技术的埋入式基板封装结构的各层设置的相对连接分别说明如下。其中，第一基板110上设置有多个第一导通孔(throughhole)111，第一基板110的上、下表面分别设置一第一上导线层112与一第一下导线层113，第一上导线层112与第一下导线层113透过多个第一导通孔111电性连接。第一介电层(dielectriclayer)120覆盖于第一基板110下表面的第一下导线层113，在位于第一下导线层113处具有多个开孔(opening)，以暴露第一下导线层的部分表面，暴露表面可设置导电凸块(bump)，导电凸块更包括焊球本体121及球下冶金层122。第二介电层130a覆盖于第一基板110上表面的第一上导线层112，在位于第一上导线层112处具有多个开孔，以暴露第一上导线层的部分表面，暴露表面可设置导电凸块(bump)，导电凸块更包括焊球本体及球下冶金层。第二基板140设置有至少一个容置空间(cavity)及多个第二导通孔141，至少一个容置空间是用于容置一芯片142，第二基板140的上表面设置一第二上导线层143及第二下导线层144，第二上导线层143与第二下导线层144透过第二导通孔141电性连接。第三介电层130b覆盖于第二基板140下表面的第二下导线层144，在位于第二下导线层处具有多个开孔(opening)，以暴露第二下导线层144的部分表面，暴露表面可设置导电凸块，导电凸块更包括焊球本体及球下冶金层。第四介电层150覆盖于第二基板140上表面的第本文档来自技高网...

【技术保护点】
一种埋入式基板封装结构，其特征在于，包括：一第一基板、一第二基板、一第一介电层、一第二介电层、一第三介电层、一第四介电层以及一第五介电层，其中，该第一基板上设置有多个第一导通孔，该第一基板的上、下表面分别设置一第一上导线层与一第一下导线层，该第一上导线层与该第一下导线层透过该多个第一导通孔电性连接；该第一介电层覆盖于该第一基板下表面的第一下导线层，在位于该第一下导线层处具有多个开孔，以暴露该第一下导线层的部分表面，该暴露表面可设置导电凸块；该第二介电层覆盖于该第一基板上表面的第一上导线层，在位于该第一上导线层处具有多个开孔，以暴露该第一上导线层的部分表面，该暴露表面设置一导电凸块；该第二基板设置有至少一个容置空间及多个第二导通孔，该至少一个容置空间用于容置一芯片，该第二基板的上、下表面分别设置一第二上导线层与一第二下导线层，该第二上导线层与该第二下导线层透过该多个第二导通孔电性连接；该第二基板的该第二下导线层透过该第三介电层的该导电凸块与该第一基板的第二介电层的该导电凸块电性连接；该第四介电层覆盖于第二基板上表面的第二上导线层，在位于该第二上导线层处具有多个开孔，以暴露该第二上导线层的部分表面，该暴露表面可设置导电凸块；以及该第五介电层包覆于该芯片四周，以填充该芯片与该容置空间之间的缝隙，并固定该芯片于该容置空间之内，其中，该第二介电层及该第三介电层在位于该第二基板的容置空间处具有多个开孔，该多个开孔内设置该导电凸块或焊球本体，该芯片上的焊垫上方预作该导电凸块或该焊球本体；当该芯片放置于该容置空间时，透过该导电凸块或该焊球本体与该第一基板的第一上导线层电性连接。...

【技术特征摘要】
1.一种埋入式基板封装结构，其特征在于，包括：一第一基板、一第二基板、一第一介电层、一第二介电层、一第三介电层、一第四介电层以及一第五介电层，其中，该第一基板上设置有多个第一导通孔，该第一基板的上、下表面分别设置一第一上导线层与一第一下导线层，该第一上导线层与该第一下导线层透过该多个第一导通孔电性连接；该第一介电层覆盖于该第一基板下表面的第一下导线层，在位于该第一下导线层处具有多个开孔，以暴露该第一下导线层的部分表面，该暴露表面可设置导电凸块；该第二介电层覆盖于该第一基板上表面的第一上导线层，在位于该第一上导线层处具有多个开孔，以暴露该第一上导线层的部分表面，该暴露表面设置一导电凸块；该第二基板设置有至少一个容置空间及多个第二导通孔，该至少一个容置空间用于容置一芯片，该第二基板的上、下表面分别设置一第二上导线层与一第二下导线层，该第二上导线层与该第二下导线层透过该多个第二导通孔电性连接；该第二基板的该第二下导线层透过该第三介电层的该导电凸块与该第一基板的第二介电层的该导电凸块电性连接；该第四介电层覆盖于第二基板上表面的第二上导线层，在位于该第二上导线层处具有多个开孔，以暴露该第二上导线层的部分表面，该暴露表面可设置导电凸块；以及该第五介电层包覆于该芯片四周，以填充该芯片与该容置空间之间的缝隙，并固定该芯片于该容置空间之内，其中，该第二介电层及该第三介电层在位于该第二基板的容置空间处具有多个开孔，该多个开孔内设置该导电凸块或焊球本体，该芯片上的焊垫上方预作该导电凸块或该焊...

【专利技术属性】
技术研发人员：何松濂，侯竣元，王东传，袁禧霙，张凤逸，
申请(专利权)人：宏濂科技股份有限公司，
类型：新型
国别省市：中国台湾,71