CMOS(互补金属氧化物半导体)图像传感器CIS制造技术

本发明专利技术实施例揭示一种CMOS(互补金属氧化物半导体)图像传感器CIS。所述CIS包含具有多个行和多个列的像素元件阵列。多个列输出信号路径耦合到所述像素元件阵列的所述多个列中的每一者。列选路矩阵耦合到用于所述多个列中的每一者的多个列输出信号路径中的每一者。多个模/数转换器ADC耦合到所述列选路矩阵。所述列选路矩阵经配置以在下取样读取操作期间，将至少一个列输出信号路径选路到所述多个ADC中的每一者。

【技术实现步骤摘要】
CMOS(互补金属氧化物半导体)图像传感器CIS
本专利技术实施例涉及传感器领域，更具体的，涉及CMOS(互补金属氧化物半导体)图像传感器CIS。
技术介绍
用于智能电话和其它多用途装置中的CMOS(互补金属氧化物半导体)图像传感器(CIS)通常支持各种格式的视频和高分辨率视频，例如30帧每秒(fps)、60fps、120fps、240fps和/或其它帧速率和分辨率下的4k/2160p(3840x2160分辨率)、1080p(1920x1080分辨率)和720p(1280x720分辨率)。归因于CIS读出电路速度、数据发射速度和存储要求的限制，通常从CIS的全帧或选定子帧下取样较高帧速率视频。常见下取样比率包含二分之一垂直、二分之一水平(V:1/2，H:1/2)，以及三分之一垂直、三分之一水平(V:1/3，H:1/3)，但其它下取样比率是可能的。当前CMOS图像传感器(CIS)设计使用列并行ADC架构。在下取样读出中，速度(例如帧速率)通常与待读取的行的数目成反比，但与要读取的列的数目不成比例，因为当前CIS包含像素阵列(或像素元件)的列ADC，且因此读取时间受限行(或线)时间和模数转换时间限制，且不受列的数目影响。在下取样读取操作期间，当前CIS仅利用列并行ADC架构的一部分。在下取样读出操作期间，不读取所述列和所述行的一部分。举例来说，在(V:1/2，H:1/2)下取样中，仅对CIS中的行的一半和列的一半进行取样。在当前CIS设计中，当在下取样操作期间跳过一列时，不使用耦合到跳过的列的列ADC。对于(V:1/2，H:1/2)下取样，当前仅利用列ADC的一半。对于(V:1/3，H:1/3)下取样，当前仅利用列ADC的三分之一。
技术实现思路
根据本专利技术实施例的一种CMOS(互补金属氧化物半导体)图像传感器CIS，其包括：像素元件阵列、多个列输出信号路径、列选路矩阵以及多个模/数转换器ADC。像素元件阵列具有多个行和多个列；多个列输出信号路径耦合到像素元件阵列的多个列中的每一者的对应者；列选路矩阵耦合到用于多个列中的每一者的多个列输出信号路径中的每一者；多个模/数转换器ADC耦合到列选路矩阵，其中列选路矩阵在下取样读取操作期间，将至少一个列输出信号路径选路到多个ADC中的每一者。附图说明当结合附图阅读时，从以下实施方式最好地理解本专利技术实施例的各方面。应注意，根据工业中的标准惯例，各种特征不一定按比例绘制。事实上，为了论述清楚起见，可以任意增加或减小各种特征的尺寸。图1说明根据一些实施例的包含像素阵列的CIS，其具有用于所述阵列中的列的多个列输出信号路径和一列选路矩阵。图2A说明根据一些实施例的经配置以用于(V:1/2，H:1/2)下取样读取操作的图1的CIS。图2B说明根据一些实施例的经配置以用于(V:1/3，H:1/3)下取样读取操作的图1的CIS。图3A说明根据一些实施例的图2A中所说明的列选路矩阵。图3B说明根据一些实施例的经配置以用于所有像素读取操作的图3A的列选路矩阵。图3C说明根据一些实施例的经配置以用于(V:1/2，H:1/2)下取样读取操作的图3A的列选路矩阵。图3D说明根据一些实施例的经配置以用于(V:1/3；H:1/3)下取样读取操作的图3A的列选路矩阵。图4A说明根据一些实施例的图3A的列选路矩阵的第一列选路电路。图4B说明根据一些实施例的图4A的第一列选路电路的示意图。图5A说明根据一些实施例的图3A的列选路矩阵的第二列选路电路。图5B说明根据一些实施例的图5A的第二列选路电路的示意图。图6A说明根据一些实施例的图3A的列选路矩阵的第三列选路电路。图6B说明根据一些实施例的图6A的第三列选路电路的示意图。图7A说明根据一些实施例的包含2×2像素元件的CIS，其具有多个列输出信号路径和一列选路矩阵。图7B说明根据一些实施例的经配置以用于(V:1/2，H:1/2)下取样读取操作的图7A的CIS。图7C说明根据一些实施例的经配置以用于(V:1/3，H:1/3)读取操作的7A的CIS。图8A说明根据一些实施例的图7A中所说明的CIS的第一列选路矩阵。图8B说明根据一些实施例的经配置以用于所有像素读取操作的图8A的第一列选路矩阵。图8C说明根据一些实施例的经配置以用于(V:1/2，H:1/2)下取样读取操作的图8A的第一列选路矩阵。图8D说明根据一些实施例的经配置以用于(V:1/3；H:1/3)下取样读取操作的图8A的第一列选路矩阵。图9A说明根据一些实施例的图7A中所说明的CIS的第二列选路矩阵。图9B说明根据一些实施例的经配置以用于所有像素读取操作的图9A的第二列选路矩阵。图9C说明根据一些实施例的经配置以用于(V:1/2，H:1/2)下取样读取操作的图9A的第二列选路矩阵。图9D说明根据一些实施例的经配置以用于第一(V:1/3；H:1/3)下取样读取操作的图9A的第二列选路矩阵。图9E说明根据一些实施例的经配置以用于第二(V:1/3；H:1/3)下取样读取操作的图9A的第二列选路矩阵。图9F说明根据一些实施例的经配置以用于第三(V:1/3，H:1/3)下取样读取操作的图9A的第二列选路矩阵。图9G说明根据一些实施例的经配置以用于第四(V:1/3，H:1/3)下取样读取操作的图9A的第二列选路矩阵。图10说明根据一些实施例的包含2x4像素元件阵列的CIS，其具有多个列输出信号路径和一列选路矩阵。图11A说明根据一些实施例的图10中所说明的CIS的第一列选路矩阵。图11B说明根据一些实施例的经配置以用于所有像素读取操作的图11A的第一列选路矩阵。图11C说明根据一些实施例的经配置以用于(V:1/2，H:1/2)下取样读取操作的图11A的第一列选路矩阵。图11D说明根据一些实施例的经配置以用于(V:1/3；H:1/3)下取样读取操作的图11A的第一列选路矩阵。图12A说明根据一些实施例的图11A的CIS的第一列选路电路。图12B说明根据一些实施例的图12A的第一列选路电路的示意图。图13A说明根据一些实施例的图11A的CIS的第二列选路电路。图13B说明根据一些实施例的图13A的第二列选路电路的示意图。图14A说明根据一些实施例的图11A的CIS的第三列选路电路。图14B说明根据一些实施例的图14A的第三列选路电路的示意图。图15A说明根据一些实施例的图10中所说明的CIS的第二列选路矩阵。图15B说明根据一些实施例的经配置以用于所有像素读取操作的图15A的第二列选路矩阵。图15C说明根据一些实施例的经配置以用于(V:1/2，H:1/2)下取样读取操作的图15A的第二列选路矩阵。图15D说明根据一些实施例的经配置以用于(V:1/3；H:1/3)下取样读取操作的图15A的第二列选路矩阵。图16A说明根据一些实施例的图15A的CIS的第一列选路电路。图16B说明根据一些实施例的图16A的第一列选路电路的示意图。图17A说明根据一些实施例的图15A的CIS的第二列选路电路。图17B说明根据一些实施例的图17A的第二列选路电路的示意图。图18A说明根据一些实施例的图15A的CIS的第三列选路电路。图18B说明根据一些实施例的图18A的第三列选路电路的示意图。图19A说明根据一些实施例的图1本文档来自技高网...

【技术保护点】
一种CMOS(互补金属氧化物半导体)图像传感器CIS，其包括：像素元件阵列，其具有多个行和多个列；多个列输出信号路径，其耦合到所述像素元件阵列的所述多个列中的每一者的对应者；列选路矩阵，其耦合到用于所述多个列中的每一者的所述多个列输出信号路径中的每一者；以及多个模/数转换器ADC，其耦合到所述列选路矩阵，其中所述列选路矩阵经配置以在下取样读取操作期间，将至少一个列输出信号路径选路到所述多个ADC中的每一者。

【技术特征摘要】
2016.03.22 US 15/076,9831.一种CMOS(互补金属氧化物半导体)图像传感器CIS，其包括：像素元件阵列，其具有多个行和多个列；多个列输出信号路径，其耦合到所述像素元件阵列的所述多个列...

【专利技术属性】
技术研发人员：赵亦平，叶尚府，张秦豪，李其霖，周国煜，黄乔逸，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71