一种用于CMOS图像传感器的高速RAMPADC制造技术

本发明专利技术公开了一种用于CMOS图像传感器的高速RAMP ADC，包括：三输入端比较器413、高位锁存器414、电平选择器404、计数器412和Ramp产生器415；所述高位锁存器414还与电平选择器404相连；所述三输入端比较器413分别与高位锁存器414、电平选择器404、计数器412和Ramp产生器415相连，通过三输入端比较器，比较像素输出信号(Pix_Out)与高位选择参考电平产生的电平和Ramp信号产生的电平之间差异，进而进行后续控制，该方法提供的高速RAMP ADC理论可缩短一半量化周期，从而提高帧率。

【技术实现步骤摘要】
一种用于CMOS图像传感器的高速RAMPADC
本专利技术涉及CMOS图像传感器
，尤其涉及一种用于CMOS图像传感器的高速RAMPADC。
技术介绍
CMOS图像传感器广泛的应用于电子消费、安防监控、自动控制、医疗以及国防等众多领域。图1是CMOS图像传感器结构示例。CMOS图像传感器1包含像素阵列100、时序控制器101、行译码102、RampADC(跃升式模数转换器)阵列103、Ramp产生器104、存储器105、列译码106。其中像素阵列100，是由像素单元200(像素单元示例见图2)组成阵列，RampADC阵列103由RampADC220(RampADC示例见图2)组成阵列，通常情况，每列像素单元200对应一个RampADC220。行译码102通过控制信号线108控制像素阵列100以行方式曝光和读出；像素阵列100通过像素输出信号线110，将像素阵列100的输出信号输出到RampADC阵列103；RampADC阵列103将像素信号转成数字信号后，通过信号线113存储在存储器105；列译码106通过控制信号先115，将存储在存储器105的信号依次通过信号线112输出到时序控制器101中。时序控制器101分别通过控制信号先107、108、114控制行译码102、RampADC阵列103、列译码106。Ramp产生器104产生Ramp信号，通过Ramp信号线111输入到RampADC阵列103。图2是像素单元和现有RampADC结构示例。图1中像素阵列100是由像素单元200组成阵列。像素单元200由光电二极管204、传输管203、清零管201、源跟随管202、选择管205组成。光电二极管204接受光信号，将光信号转换成电信号；传输管203在控制信号TG控制下，将光电二极管204产生的电信号传输到节点206；清零管201在控制信号RST控制下，对节点206清零；源跟随管202将节点206上存储的信号读出；选择管205在控制信号SEL控制下将像素单元200信号输出到像素输出信号线110上。控制信号RST、TG、SEL是由行译码102产生的控制信号线108。RampADC220由比较器210和计数器211组成，比较器210由电容207、开关208和放大器209组成。比较器210比较像素输出信号110和ramp信号111的大小，输出信号212控制计数器211计数，从而完成模数转换。计算器211完成计数后通过信号线113输出到存储器105中。图3是现有RampADC结构的控制时序图示例。从T0开始到T1，比较器中的开关208在控制信号S1控制下闭合，比较器完成工作点的自建立，比较器210中节点213的电平与此刻Ramp信号111电平相等；在T2时刻，Ramp信号111增大ΔVramp，使Ramp信号111电平比节点213电平高ΔVramp，比较器210输出高电平；在T3时刻Ramp信号111开始减小，时钟信号CLOCK输出时钟，计数器211开始计数；在T4时刻Ramp信号111电平与节点213电平相等，随着Ramp信号111电平进一步减小，比较器210输出变成低电平，计数器211停止计数，这时计数器211的计数为D0；在T5时刻，Ramp信号111停止减小；在T6时刻，完成像素清零信号模数转换后，Ramp信号111电平重新回到时刻T2的电平；在T6时刻和T7时刻之间，像素输出信号110输出像素单元200将信号从光电二极管204转移到节点206后的信号，像素输出信号110电平变化ΔVpix，在电容207耦合作用下，节点213电平也减小ΔVpix，使Ramp信号111电平比节点213电平高ΔVramp+ΔVpix；在T7时刻Ramp信号111开始减小，时钟信号CLOCK输出时钟，计数器211开始计数；在T8时刻Ramp信号111与节点213电平相等，随着Ramp信号111电平进一步减小，比较器210输出变成低电平，计数器211停止计数，这时计数器211的计数为D1；在T9时刻，Ramp信号111停止减小。因为在T8时刻，节点213电平相对T4时刻减小ΔVpix，T8时刻Ramp信号111电平也比T4时刻Ramp信号111电平减小ΔVpix；因此计数器211在T7到T9时间段的计数D1和在T3到T5时间段的数据D0之差，是像素输出信号ΔVpix的量化值。ADC_RANGE为RampADC的量化量程，其中量化时间T7到T9的时间为2^N*Tclock,N为ADC分辨率，Tclock为计数器的周期。现有RampADC结构主要存在如下缺点：CMOS图像传感器1是按行读出，一行的时间受RampADC的量化时间限制，而该量化时间等于2^N*Tclock，随着分辨率N的增加，该量化时间越长，图像传感器的行长越长，制约了图像传感器的帧率。
技术实现思路
本专利技术的目的是提供一种用于CMOS图像传感器的高速RAMPADC，可以缩短一半量化周期，从而提高帧率。本专利技术的目的是通过以下技术方案实现的：一种用于CMOS图像传感器的高速RAMPADC，包括：三输入端比较器(413)、高位锁存器(414)、电平选择器(404)、计数器(412)和Ramp产生器(415)；所述三输入端比较器(413)包括：第一电容(401)、第二电容(402)、第三电容(403)、第一开关(407)、第二开关(408)，以及差分放大器(411)；像素输出信号Pix_Out(110)与第一电容(401)一端连接，第一电容(401)另一端与第一节点(405)连接；电平选择器(404)输出VREF信号与第二电容(402)一端连接，第二电容(402)另一端与第一节点(405)连接；Ramp产生器(415)输出的Ramp信号与第三电容(403)一端连接，第三电容(403)另一端与第二节点(406)连接；第一节点(405)连接第一开关(407)一端，第一开关(407)另一端与第三节点(409)连接；第二节点(406)连接第二开关(408)一端，第二开关(408)另一端与第四节点(410)连接；控制信号S1控制第一开关(407)与第二开关(408)的断开或闭合；第一节点(405)与差分放大器(411)负输入端连接，第二节点(406)与差分放大器(411)正输入端连接，第三节点(409)与差分放大器(411)正输出端连接，第四节点(410)与差分放大器(411)负输出端连接；第三节点(409)与计数器(412)以及高位锁存器(414)的输入端连接；高位锁存器(414)的输出端与电平选择器(404)的控制端连接，Ramp产生器产生的两个固定电压Vramp_max和Vramp_min还输入至电平选择器(404)中。所述三输入端比较器(413)中的差分放大器(411)利用差分五管放大器实现；第一NMOS管(513)和第二NMOS管(514)组成差分五管放大器的差分输入对；第一PMOS管(511)和第二PMOS管(512)组成差分五管放大器的负载管；第三NMOS管(504)作为尾电流源；第一NMOS管(513)的栅极连接到第二节点(406)；第二NMOS管(514)的栅极连接到第一节点(405)；第一NMOS管(513)漏极，以及第一PMOS管(511)漏极与栅极连接到本文档来自技高网...

【技术保护点】
一种用于CMOS图像传感器的高速RAMP ADC，其特征在于，包括：三输入端比较器(413)、高位锁存器(414)、电平选择器(404)、计数器(412)和Ramp产生器(415)；所述三输入端比较器(413)包括：第一电容(401)、第二电容(402)、第三电容(403)、第一开关(407)、第二开关(408)，以及差分放大器(411)；像素输出信号Pix_Out(110)与第一电容(401)一端连接，第一电容(401)另一端与第一节点(405)连接；电平选择器(404)输出VREF信号与第二电容(402)一端连接，第二电容(402)另一端与第一节点(405)连接；Ramp产生器(415)输出的Ramp信号与第三电容(403)一端连接，第三电容(403)另一端与第二节点(406)连接；第一节点(405)连接第一开关(407)一端，第一开关(407)另一端与第三节点(409)连接；第二节点(406)连接第二开关(408)一端，第二开关(408)另一端与第四节点(410)连接；控制信号S1控制第一开关(407)与第二开关(408)的断开或闭合；第一节点(405)与差分放大器(411)负输入端连接，第二节点(406)与差分放大器(411)正输入端连接，第三节点(409)与差分放大器(411)正输出端连接，第四节点(410)与差分放大器(411)负输出端连接；第三节点(409)与计数器(412)以及高位锁存器(414)的输入端连接；高位锁存器(414)的输出端与电平选择器(404)的控制端连接，Ramp产生器产生的两个固定电压Vramp_max和Vramp_min还输入至电平选择器(404)中。...

【技术特征摘要】
1.一种用于CMOS图像传感器的高速RAMPADC，其特征在于，包括：三输入端比较器(413)、高位锁存器(414)、电平选择器(404)、计数器(412)和Ramp产生器(415)；所述三输入端比较器(413)包括：第一电容(401)、第二电容(402)、第三电容(403)、第一开关(407)、第二开关(408)，以及差分放大器(411)；像素输出信号Pix_Out(110)与第一电容(401)一端连接，第一电容(401)另一端与第一节点(405)连接；电平选择器(404)输出VREF信号与第二电容(402)一端连接，第二电容(402)另一端与第一节点(405)连接；Ramp产生器(415)输出的Ramp信号与第三电容(403)一端连接，第三电容(403)另一端与第二节点(406)连接；第一节点(405)连接第一开关(407)一端，第一开关(407)另一端与第三节点(409)连接；第二节点(406)连接第二开关(408)一端，第二开关(408)另一端与第四节点(410)连接；控制信号S1控制第一开关(407)与第二开关(408)的断开或闭合；第一节点(405)与差分放大器(411)负输入端连接，第二节点(406)与差分放大器(411)正输入端连接，第三节点(409)与差分放大器(411)正输出端连接，第四节点(410)与差分放大器(411)负输出端连接；第三节点(409)与计数器(412)以及高位锁存器(414)的输入端连接；高位锁存器(414)的输出端与电平选择器(404)的控制端连接，Ramp产生器产生的两个固定电压Vramp_max和Vramp_min还输入至电平选择器(404)中。2.根据权利要求1所述的一种用于CMOS图像传感器的高速RAMPADC，其特征在于，所述三输入端比较器(413)中的差分放大器(411)利用差分五管放大器实现；第一NMOS管(513)和第二NMOS管(514)组成差分五管放大器的差分输入对；第一PMOS管(511)和第二PMOS管(512)组成差分五管放大器的负载管；第三NMOS管(504)作为尾电流源；第一NMOS管(513)的栅极连接到第二节点(406)；第二NMOS管(514)的栅极连接到第一节点(405)；第一NMOS管(513)漏极，以及第一PMOS管(511)漏极与栅极连接到第四节点(410)；第二NMOS管(514)漏极与第二PMOS管(512)漏极连接到第三节点(409)；第一NMOS管(513)和第二NMOS管(514)的源极连到第五节点(515)，第五节点(515)与第三NMOS管(504)漏极连接；第二PMOS管(512)栅极连到第四节点(410)上。3.根据权利要求1所述的一种用于CMOS图像传感器的高速RAMPADC，其特征在于，所述高位锁存器(414)包括：第一钟控反相器(616)、第二钟控反相器(617)以及反相器(618)；其中：第一钟控反相器(616)包括：第三PMOS管(601)、第四PMOS管(602)、第三NMOS管(603)与第四NMOS管(604)；所述第三PMOS管(601)的漏端与第六节点(612)相连，其栅极接IN端，所述IN端与第三节点(409)相连；第四PMOS管(602)的栅极接CKH信号，其漏端与第七节点(605)相连，其源端与第六节点(612)相连；第三NMOS管(603)的栅极接CKHN信号，其漏端与第七节点(605)相连，源端与第八节点(613)相连，所述CKHN信号是CKH信号的反相；第四NMOS管(604)的漏端与第八节点(613)相连，其栅极接IN端；所述...

【专利技术属性】
技术研发人员：李文杰，旷章曲，陈杰，刘志碧，
申请(专利权)人：北京思比科微电子技术股份有限公司，
类型：发明
国别省市：北京,11