本发明专利技术提供一种半导体器件及其制造方法、电子装置，所述方法包括：提供半导体衬底，在半导体衬底上形成有栅极结构，在栅极结构两侧的半导体衬底中形成凹槽；在凹槽中外延生长掺杂硼的锗硅层的同时掺杂碳。根据本发明专利技术，形成掺杂硼的锗硅层的同时掺杂碳，可以有效抑制掺杂于锗硅层的硼向锗硅层与半导体衬底之间的界面扩散而产生的堆积效应，提升器件的性能。
【技术实现步骤摘要】
本专利技术涉及半导体制造工艺，具体而言涉及一种半导体器件及其制造方法、电子装置。
技术介绍
在先进的CMOS器件制造工艺中，嵌入式锗硅工艺经常被采用以提升CMOS器件的PMOS部分的性能。对于现有技术而言，在PMOS的源/漏区中形成嵌入式锗硅层的工艺次序为：提供半导体衬底，在半导体衬底上形成栅极结构以及位于栅极结构两侧的侧壁结构→在侧壁结构两侧的半导体衬底中形成凹槽→采用选择性外延生长工艺在凹槽中依次形成籽晶层(seedlayer)(可选)、未掺杂的锗硅层(可选)、掺杂硼的锗硅层和帽层(可选)。形成掺杂硼的锗硅层可以进一步提升PMOS的沟道区的载流子迁移率，然而，硼易于向锗硅层与籽晶层(若不形成籽晶层，则为半导体衬底)之间的界面处扩散，进而在该界面处堆积下来(当硼的掺杂浓度高于1.0×e20atom/cm3，此堆积现象更为显著)，导致PMOS的性能的降低，例如引发更多的漏电。因此，需要提出一种方法，以解决上述问题。
技术实现思路
针对现有技术的不足，本专利技术提供一种半导体器件的制造方法，包括：提供半导体衬底，在所述半导体衬底上形成有栅极结构，在所述栅极结构两侧的半导体衬底中形成凹槽；在所述凹槽中外延生长掺杂硼的锗硅层的同时掺杂碳。在一个示例中，所述凹槽为∑状凹槽。在一个示例中，采用先干法蚀刻再湿法蚀刻的工艺形成所述∑状凹槽。在一个示例中，所述掺杂碳的碳源为乙烯、甲基硅烷或甲烷，所述掺杂碳的浓度为1.0×e18atom/cm3-1.0×e21atom/cm3，温度为400℃-1000℃，压力为0.1torr-760torr。在一个示例中，形成所述掺杂硼的锗硅层之前，还包括在所述凹槽中形成缓冲层的步骤。在一个示例中，形成所述缓冲层之前，还包括在所述凹槽中形成籽晶层的步骤。在一个示例中，外延生长所述掺杂硼的锗硅层之后，还包括在所述掺杂硼的锗硅层上形成帽层的步骤。在一个实施例中，本专利技术还提供一种采用上述方法制造的半导体器件。在一个实施例中，本专利技术还提供一种电子装置，所述电子装置包括所述半导体器件。根据本专利技术，形成所述掺杂硼的锗硅层的同时掺杂碳，可以有效抑制掺杂于所述锗硅层的硼向所述锗硅层与所述籽晶层(若不形成籽晶层，则为所述半导体衬底)之间的界面扩散而产生的堆积效应，提升PMOS的性能。附图说明本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例及其描述，用来解释本专利技术的原理。附图中：图1A-图1D为根据本专利技术示例性实施例一的方法依次实施的步骤所分别获得的器件的示意性剖面图；图2为根据本专利技术示例性实施例一的方法依次实施的步骤的流程图。具体实施方式在下文的描述中，给出了大量具体的细节以便提供对本专利技术更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本专利技术可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本专利技术发生混淆，对于本领域公知的一些技术特征未进行描述。为了彻底理解本专利技术，将在下列的描述中提出详细的步骤，以便阐释本专利技术提出的半导体器件及其制造方法、电子装置。显然，本专利技术的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本专利技术的较佳实施例详细描述如下，然而除了这些详细描述外，本专利技术还可以具有其他实施方式。应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。[示例性实施例一]参照图1A-图1D，其中示出了根据本专利技术示例性实施例一的方法依次实施的步骤所分别获得的器件的示意性剖面图。首先，如图1A所示，提供半导体衬底100，半导体衬底100的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，在本实施例中，半导体衬底100的构成材料选用单晶硅。在半导体衬底100中形成有隔离结构以及各种阱(well)结构，为了简化，图示中予以省略。作为示例，隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。对于PMOS而言，所述阱结构为N阱，并且在形成栅极结构之前，可以对整个N阱进行一次小剂量磷注入，用于调整PMOS的阈值电压Vth。在半导体衬底100上形成有栅极结构101，作为示例，栅极结构101包括自下而上依次层叠的栅极介电层101a、栅极材料层101b和栅极硬掩蔽层101c。栅极介电层101a包括氧化物层，例如二氧化硅(SiO2)层。栅极材料层101b包括多晶硅层、金属层、导电性金属氮化物层、导电性金属氧化物层和金属硅化物层中的一种或多种，其中，金属层的构成材料可以是钨(W)、镍(Ni)或钛(Ti)；导电性金属氮化物层包括氮化钛(TiN)层；导电性金属氧化物层包括氧化铱(IrO2)层；金属硅化物层包括硅化钛(TiSi)层。栅极硬掩蔽层101c包括氧化物层、氮化物层、氮氧化物层和无定形碳中的一种或多种，其中，氧化物层的构成材料包括硼磷硅玻璃(BPSG)、磷硅玻璃(PSG)、正硅酸乙酯(TEOS)、未掺杂硅玻璃(USG)、旋涂玻璃(SOG)、高密度等离子体(HDP)或旋涂电介质(SOD)；氮化物层包括氮化硅(Si3N4)层；氮氧化物层包括氮氧化硅(SiON)层。栅极介电层101a、栅极材料层101b以及栅极硬掩蔽层101c的形成方法可以采用本领域技术人员所熟习的任何现有技术，优选化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(RTCVD)、等离子体增强化学气相沉积(PECVD)。此外，作为示例，在半导体衬底100上还形成有位于栅极结构101两侧且紧靠栅极结构101的偏移间隙壁结构102。其中，偏移间隙壁结构102可以包括至少一氧化物层和/或氮化物层。接着，如图1B所示，通过偏移间隙壁结构102所构成的工艺窗口，在半导体衬底100中形成∑状凹槽103。通常采用先干法蚀刻再湿法蚀刻的工艺形成∑状凹槽103，该工艺的具体步骤如下：先采用干法蚀刻工艺纵向蚀刻偏移间隙壁结构102之间的半导体衬底100以形成沟槽，作为示例，采用CF4和HBr作为主蚀刻气体，温度40℃-60℃，功率200W-400W，偏压50V-200V，蚀刻时间根据蚀刻深度而定；再采用各向同性的干法蚀刻工艺继续蚀刻所述沟槽，在所述沟槽的下方形成椭圆形凹槽，即形成碗状凹槽，作为示例，采用Cl2和NF3作为主蚀刻气体，温度40℃-60℃，功率100W-500W，偏压0V-10V，蚀刻时间根据所述碗状凹槽的侧壁向半导体衬底100的沟道区凹进的深度而定；最后采用湿法蚀刻工艺扩展蚀刻所述碗状凹槽，以形成∑状凹槽103，所述湿法蚀刻的温度为30℃-60℃，时间依据∑状凹槽103的期望尺寸而定，一般为100s-300s，作为示例，采用四甲基氢氧化铵(TMAH)溶液作为所述湿法蚀刻的腐蚀液。接下来，对∑状凹槽103进行预处理，以确保∑状凹槽103的侧壁及底部具有清洁的表面。所述预处理包括下述步骤：首本文档来自技高网...
【技术保护点】
一种半导体器件的制造方法，包括：提供半导体衬底，在所述半导体衬底上形成有栅极结构，在所述栅极结构两侧的半导体衬底中形成凹槽；在所述凹槽中外延生长掺杂硼的锗硅层的同时掺杂碳。
【技术特征摘要】
1.一种半导体器件的制造方法，包括：提供半导体衬底，在所述半导体衬底上形成有栅极结构，在所述栅极结构两侧的半导体衬底中形成凹槽；在所述凹槽中外延生长掺杂硼的锗硅层的同时掺杂碳。2.根据权利要求1所述的方法，其特征在于，所述凹槽为∑状凹槽。3.根据权利要求2所述的方法，其特征在于，采用先干法蚀刻再湿法蚀刻的工艺形成所述∑状凹槽。4.根据权利要求1所述的方法，其特征在于，所述掺杂碳的碳源为乙烯、甲基硅烷或甲烷，所述掺杂碳的浓度为1.0×e18atom/cm3-1.0×e21atom/cm3，温度为...
【专利技术属性】
技术研发人员：蔡国辉，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海;31
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