阵列基板、显示面板及显示装置制造方法及图纸

本发明专利技术实施例公开了一种阵列基板、显示面板及显示装置。所述阵列基板，包括：基板；形成在基板上的多条扫描线和多条数据线，多条扫描线和多条数据线绝缘交叉限定多个像素单元；像素单元包括n个依次串联的薄膜晶体管，n为正整数，且n≥2；n个串联的薄膜晶体管的栅极分别与扫描线电连接；n个串联的薄膜晶体管中的第1个薄膜晶体管的漏极与像素单元的像素电极电连接，且第n个薄膜晶体管的源极与数据线电连接，其中，n个串联的薄膜晶体管中的第i个薄膜晶体管的沟道区的宽度和长度的比值大于第j个薄膜晶体管的沟道区的宽度和长度的比值，其中i，j为正整数，1≤i≤n，1≤j≤n，且i≠j。本发明专利技术实施例降低了显示面板的漏电流，提升了低频驱动时的显示效果。

Array substrate, display panel and display device

The embodiment of the invention discloses an array substrate, a display panel and a display device. The array substrate comprises a substrate formed on the substrate; a plurality of scanning lines and a plurality of data lines, a plurality of scanning lines and a plurality of data lines insulated cross defining a plurality of pixel unit; the pixel unit includes a N thin film transistor in series, n is a positive integer, and N is not less than 2; the film gate the N series transistor are respectively connected with the scan line electric leakage electric connection; the pixel electrode pole and the pixel unit first TFT thin film transistor in series in N, and the N thin film transistor source and electrically connected with the data line, the ratio of I, the ratio of the thin film transistor thin film a series of N transistor in the channel region is larger than the width and length of the j thin film transistor channel region width and length of the I, j is a positive integer, 1 = I = 1 = J = n, N, and I = J. The embodiment of the invention reduces the leakage current of the display panel, and improves the display effect of low frequency driving.

【技术实现步骤摘要】

本专利技术实施例涉及显示
，尤其涉及一种阵列基板、显示面板及显示装置。
技术介绍
随着显示技术的发展，液晶显示产品的显示效果不断地得到改善，从而使液晶显示产品的应用越来越广泛。显示产品的功耗与显示驱动频率成正比，为降低产品的功耗需要降低显示驱动频率。然而，目前的显示产品在降低驱动频率后，由于漏电流的存在，在保持阶段，像素电极电压不断减小，显示画面容易出现闪烁，影响显示效果。
技术实现思路
本专利技术提供一种阵列基板、显示面板及显示装置，以实现降低显示面板的漏电流，实现显示面板的低频驱动，并提升低频驱动下的显示效果。本专利技术实施例的一方面提供了一种阵列基板，所述阵列基板包括：基板；形成在所述基板上的多条扫描线和多条数据线，所述多条扫描线和所述多条数据线绝缘交叉限定多个像素单元；所述像素单元包括n个依次串联的薄膜晶体管，n为正整数，且n≥2；所述n个串联的薄膜晶体管的栅极分别与所述扫描线电连接；所述n个串联的薄膜晶体管中的第1个薄膜晶体管的漏极与所述像素单元的像素电极电连接，且第n个薄膜晶体管的源极与所述数据线电连接，其中，所述n个串联的薄膜晶体管中的第i个薄膜晶体管的沟道区的宽度和长度的比值大于第j个薄膜晶体管的沟道区的宽度和长度的比值，其中i，j为正整数，1≤i≤n，1≤j≤n，且i≠j。。本专利技术实施例的另一方面还提供了一种显示面板，所述显示面板包括本专利技术任意实施例所述的阵列基板。本专利技术实施例的又一方面还提供了一种显示装置，所述显示装置包括本专利技术任意实施例所述的显示面板。本专利技术实施例通过设置n个串联的薄膜晶体管中的第i个薄膜晶体管的沟道区的宽度和长度的比值大于第j个薄膜晶体管的沟道区的宽度和长度的比值，使得第i个薄膜晶体管的阻值小于第j个薄膜晶体管的阻值，使得第i个薄膜晶体管的分压减小，从而使得第i个薄膜晶体管中单位时间内通过的载流子数量降低，降低了通过第i个薄膜晶体管的漏电流，从而降低了n个串联的薄膜晶体管的漏电流，使得像素电极电压的变化减小，避免了像素电极电压减小量过大使显示画面出现闪烁，从而提升了低频驱动时的显示效果，使得显示面板可以采用更低的驱动频率，降低了显示面板的功耗。附图说明图1是本专利技术实施例提供的一帧画面内像素电极电压变化示意图；图2是本专利技术实施例提供的一种阵列基板的示意图；图3是图2中阵列基板沿剖面线A-A的剖面图；图4是图2中阵列基板的局部放大图；图5是本专利技术实施例提供的又一种阵列基板的局部放大图；图6是本专利技术实施例提供的又一种阵列基板的局部放大图；图7是本专利技术实施例提供的又一种阵列基板的示意图；图8是图7中阵列基板沿剖面线C-C的剖面图；图9是本专利技术实施例提供的一种显示面板的示意图；图10是本专利技术实施例提供的一种显示面板的局部透视图；图11是本专利技术实施例提供的一种显示装置的示意图。具体实施方式下面结合附图和实施例对本专利技术作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本专利技术，而非对本专利技术的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本专利技术相关的部分而非全部结构。图1是本专利技术实施例提供的一帧画面内像素电极电压变化示意图，参考图1，Vg为施加到扫描线的栅极驱动信号，Vp为像素电极电压，显示面板在显示时将每一帧画面分为画面充电阶段c和画面保持阶段e，在画面充电阶段c，栅极驱动信号Vg为高电平，与像素电极连接的薄膜晶体管导通，对像素电极充电，使像素电极电压Vp达到相应的灰阶电压，即将整个画面所要显示的信息完成写入；在画面保持阶段e，栅极线给定某一直流信号或不给信号，薄膜晶体管关闭，直到下一帧信号开始。由于漏电流的影响，在保持阶段e，像素电极会通过薄膜晶体管漏电，像素电极电压Vp随着时间不断减小。若降低显示面板的驱动频率，则保持阶段e的时间变长，像素电极电压Vp的减小量较大，在保持阶段像素电极电压Vp无法满足画面显示要求，容易出现闪烁，影响显示效果。为解决上述问题，本专利技术提供了一种阵列基板，所述阵列基板包括：基板，形成在所述基板上的多条扫描线和多条数据线，所述多条扫描线和所述多条数据线绝缘交叉限定多个像素单元。所述像素单元包括n个依次串联的薄膜晶体管，n为正整数，且n≥2；所述n个串联的薄膜晶体管的栅极分别与所述扫描线电连接；所述n个串联的薄膜晶体管中的第1个薄膜晶体管的漏极与所述像素单元的像素电极电连接，且第n个薄膜晶体管的源极与所述数据线电连接，其中，所述n个串联的薄膜晶体管中的第i个薄膜晶体管的沟道区的宽度和长度的比值大于第j个薄膜晶体管的沟道区的宽度和长度的比值，其中i，j为正整数，1≤i≤n，1≤j≤n，且i≠j。本实施例通过设置n个串联的薄膜晶体管中的第i个薄膜晶体管的沟道区的宽度和长度的比值大于第j个薄膜晶体管的沟道区的宽度和长度的比值，使得第i个薄膜晶体管的阻值小于第j个薄膜晶体管的阻值，由于n个串联的薄膜晶体管两端的总电压不变，使得第i个薄膜晶体管的分压减小，使得第i个薄膜晶体管中单位时间内通过的载流子数量降低，降低了通过第i个薄膜晶体管的漏电流，从而降低了n个串联的薄膜晶体管的漏电流，使得像素电极电压的变化减小，避免了像素电极电压减小量过大使显示画面出现闪烁，从而提升了低频驱动时的显示效果，使得显示面板可以采用更低的驱动频率，降低了显示面板的功耗。下面以两个薄膜晶管串联为例对本专利技术进行介绍，图2是本专利技术实施例提供的一种阵列基板的示意图，图3是图2中阵列基板沿剖面线A-A的剖面图，参考图2和图3，所述阵列基板包括：基板10，形成在基板10上的多条扫描线110和多条数据线120，多条扫描线110和多条数据线120绝缘交叉限定多个像素单元130；像素单元130包括两个串联的薄膜晶体管131，两个串联的薄膜晶体管131的栅极210分别与扫描线110电连接；第一薄膜晶体管131a的漏极220与像素单元130的像素电极132电连接，且第二薄膜晶体管131b的源极230与数据线120电连接。图4是图2中阵列基板的局部放大图，图4为图2中B区域的局部放大图，参考图4，第一薄膜晶体管131a的沟道区310的宽度W1和长度L1的比值大于第二薄膜晶体管131b的沟道区320的宽度W2和长度L2的比值。其中，薄膜晶体管131的栅极210与扫描线110在同一工艺中形成，栅极210可以为属于扫描线110的一部分，图2和图4中并未进行区分。栅极210与有源层240之间相互交叠，薄膜晶体管131的沟道区即薄膜晶体管131的有源层240与扫描线110或栅极210的交叠部分。参考图3，像素单元130还包括公共电极133(并未在图2和图4中示出)。具体的，每个薄膜晶体管131的阻值与沟道区的长度成一定的正比例关系，与沟道区的宽度成一定的反比例关系，通过设置第一薄膜晶体管131a的沟道区310的宽度W1和长度L1的比值大于第二薄膜晶体管131b的沟道区320的宽度W2和长度L2的比值，使得第一薄膜晶体管131a的阻值小于第二薄膜晶体管131b的阻值，由于第一薄膜晶体管131a和第二薄膜晶体管131b两端的总电压固定，从而使得第一薄膜晶体管131a的分压减小，进而降低了第一薄膜晶体管131a中单位时间内通过的载流子数量，降低了通过第一薄膜晶体管131a的漏电流，从而降低了本文档来自技高网...

【技术保护点】
一种阵列基板，其特征在于，包括：基板；形成在所述基板上的多条扫描线和多条数据线，所述多条扫描线和所述多条数据线绝缘交叉限定多个像素单元；所述像素单元包括n个依次串联的薄膜晶体管，n为正整数，且n≥2；所述n个串联的薄膜晶体管的栅极分别与所述扫描线电连接；所述n个串联的薄膜晶体管中的第1个薄膜晶体管的漏极与所述像素单元的像素电极电连接，且第n个薄膜晶体管的源极与所述数据线电连接，其中，所述n个串联的薄膜晶体管中的第i个薄膜晶体管的沟道区的宽度和长度的比值大于第j个薄膜晶体管的沟道区的宽度和长度的比值，其中i，j为正整数，1≤i≤n，1≤j≤n，且i≠j。

【技术特征摘要】
1.一种阵列基板，其特征在于，包括：基板；形成在所述基板上的多条扫描线和多条数据线，所述多条扫描线和所述多条数据线绝缘交叉限定多个像素单元；所述像素单元包括n个依次串联的薄膜晶体管，n为正整数，且n≥2；所述n个串联的薄膜晶体管的栅极分别与所述扫描线电连接；所述n个串联的薄膜晶体管中的第1个薄膜晶体管的漏极与所述像素单元的像素电极电连接，且第n个薄膜晶体管的源极与所述数据线电连接，其中，所述n个串联的薄膜晶体管中的第i个薄膜晶体管的沟道区的宽度和长度的比值大于第j个薄膜晶体管的沟道区的宽度和长度的比值，其中i，j为正整数，1≤i≤n，1≤j≤n，且i≠j。2.根据权利要求1所述的阵列基板，其特征在于，所述n个串联的薄膜晶体管中的第i个薄膜晶体管的沟道区的长度小于第j个所述薄膜晶体管的沟道区的长度。3.根据权利要求1所述的阵列基板，其特征在于，所述n个串联的薄膜晶体管中的第i个所述薄膜晶体管的沟道区的宽度大于第j个薄膜晶体管的沟道区的宽度。4.根据权利要求1所述的阵列基板，其特征在于，所述n个串联的薄膜晶体管中的第i个薄膜晶体管的沟道区的宽度和长度的比值大于第j个薄膜晶体管的沟道区的宽度和长度的比值，且i≤j。5.根据权利要求1所述的阵列基板，其特征在于，所述n个串联的薄膜晶体管中的第1个至第m个薄膜晶体管中任一薄膜晶体管的沟道区的宽度和长度的比值大于所述n个串联的薄膜晶体管中的第m+1个至第n个薄膜晶体管中任一薄膜晶体管的沟道区的宽度和长度的比值，m为正整数，且1≤m＜n。6.根据权利要求1所述的阵列基板，其特征在于，...

【专利技术属性】
技术研发人员：席克瑞，崔婷婷，安平，
申请(专利权)人：上海中航光电子有限公司，天马微电子股份有限公司，
类型：发明
国别省市：上海;31