非易失性半导体存储装置制造方法及图纸

本发明专利技术提供一种非易失性半导体存储装置，在存储单元(1a)中，第一深阱(DW1)和第二深阱(DW2)不受相互约束，能够对第一深阱和第二深阱分别施加第一阱(W1)的电容晶体管(3a、3b)、或第二阱(W2)的写入晶体管(4a、4b)的动作所需的电压。由此，在存储单元中，能够将第一深阱和第一阱之间的电压差、或第二深阱和第二阱之间的电压差变为小于发生隧道效应的电压差(18V)，因此能够使第一深阱和第一阱之间的结电压、或第二深阱和第二阱之间的结电压变小，从而能够混载在电路结构被微细化且结耐压较低的电路元件上。

Nonvolatile semiconductor memory device

The present invention provides a nonvolatile semiconductor storage device in a storage unit (1a), the first deep trap (DW1) and second (DW2) deep well without mutual constraints, to the first deep wells and second well are applied first well (W1) of the capacitance of the transistor (3a, 3b), or second wells (W2) of the write transistor (4a, 4b) voltage needed action. Thus, in a storage unit, a voltage between the first voltage to the deep wells and wells, the first or second deep wells and second well into the difference between the voltage is less than the tunnel effect difference (18V), so it can make the node voltage between the node voltage, between the first and the first deep trap or second deep wells wells and second wells becomes small, which can be mixed in the circuit structure of circuit components fine and low voltage on the node.

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及非易失性半导体存储装置，尤其适用于例如包括具有可存储电荷功能的浮栅的存储单元的非易失性半导体存储装置。
技术介绍
现有技术中，作为非易失性半导体存储装置公开有包括下述存储元件的非易失性半导体存储装置(例如，参考专利文献1)，该存储元件包括：将阱用作控制栅的大面积电容晶体管、用于写入或擦除数据的写入擦除晶体管、以及用以读取数据的读取晶体管，且这些电容晶体管、写入擦除晶体管和读取晶体管上均共有浮栅极。另外，专利文献1(特开2011-23567号公报)公开了呈三层阱结构的下述非易失性半导体存储装置，在由P型硅单晶组成的半导体基板IS上形成有N型嵌入阱DNW(深阱)、在该嵌入阱DNW上形成有P型阱HPW1、HPW2、HPW3。以下，对专利文献1进行说明，在此使用专利文献1中各组成要素的附图标记进行说明。在专利文献1中，如专利文献1的图5或图9所示，作为写入擦除晶体管的数据写入或擦除用电容部CWE形成在P型阱HPW2上的同时，作为电容晶体管的电容部C形成在P型阱HPW1上、且作为读取晶体管的数据读取用MIS·FETQR形成在P型阱HPW3上。具有上述结构的专利文献1的非易失性半本文档来自技高网...

【技术保护点】
一种非易失性半导体存储装置，其特征在于，该装置包括：存储元件，所述存储元件包括：电容晶体管，用以调整浮栅的电压；电荷注入晶体管，通过与由所述电容晶体管调整的所述浮栅电压之间的电压差，将电荷注入到所述浮栅内；电荷抽出晶体管，通过与由所述电容晶体管调整的所述浮栅电压之间的电压差，将电荷从所述浮栅内抽出；读取晶体管，根据所述浮栅内电荷的有无情况进行导通或截止动作，且在所述电容晶体管、所述电荷注入晶体管、所述电荷抽出晶体管和所述读取晶体管中共用所述浮栅；所述存储元件包括：第一导电型的第一阱，其中形成有所述电容晶体管；所述第一导电型的第二阱，其中形成有所述电荷注入晶体管和所述电荷抽出晶体管中的任一晶体管...

【技术特征摘要】
【国外来华专利技术】2014.04.18 JP 2014-0869201.一种非易失性半导体存储装置，其特征在于，该装置包括：存储元件，所述存储元件包括：电容晶体管，用以调整浮栅的电压；电荷注入晶体管，通过与由所述电容晶体管调整的所述浮栅电压之间的电压差，将电荷注入到所述浮栅内；电荷抽出晶体管，通过与由所述电容晶体管调整的所述浮栅电压之间的电压差，将电荷从所述浮栅内抽出；读取晶体管，根据所述浮栅内电荷的有无情况进行导通或截止动作，且在所述电容晶体管、所述电荷注入晶体管、所述电荷抽出晶体管和所述读取晶体管中共用所述浮栅；所述存储元件包括：第一导电型的第一阱，其中形成有所述电容晶体管；所述第一导电型的第二阱，其中形成有所述电荷注入晶体管和所述电荷抽出晶体管中的任一晶体管；第二导电型的第三阱，其中形成有所述电荷注入晶体管和所述电荷抽出晶体管中剩下的另一晶体管；第一深阱，由所述第二导电型构成，且在所述第一阱的形成区域形成三层阱结构；第二深阱，由所述第二导电型构成，其与所述第三阱相接，且在所述第二阱的形成区域形成三层阱结构；其中，所述第一深阱和所述第二深阱被电性分离，能够将与施加到所述第一深阱上的电压不同的电压施加到所述第二深阱上。2.一种非易失性半导体存储装置，其特征在于，该装置包括：存储元件，所述存储元件包括：电容晶体管，用以调整浮栅的电压；电荷注入晶体管，通过与被所述电容晶体管调整的所述浮栅电压之间的电压差，将电荷注入到所述浮栅内；电荷抽出晶体管，通过与被所述电容晶体管调整的所述浮栅电压之间的电压差，将电荷从所述浮栅内抽出；读取晶体管，根据所述浮栅内电荷的有无情况进行导通或截止动作，且在所述电容晶体管、所述电荷注入晶体管、所述电荷抽出晶体管和所述读取晶体管中共用所述浮栅；所述存储元件包括：第一导电型的第一阱，其中形成有所述电容晶体管；所述第一导电型的第二阱，其中形成有所述电荷注入晶体管和所述电荷抽出晶体管中的任一晶体管；第二导电型的第三阱，其中形成有所述电荷注入晶体管和所述电荷抽出晶体管中剩下的另一晶体管；第一分离阱，由所述第二导电型构成，且与所述第一阱相邻接；第二分离阱，由所述第一导电型构成，且使所述第一分离阱和所述第三阱电性分离；其中，所述第一阱和所述第一分离阱之间的电压差、以及所述第二分离阱和所述第三阱之间的电压差被选定为小于通过隧道效应将电荷注入到所述浮栅内或从浮栅内抽出电荷时所需的电压差。3.根据权利要求1所述的非易失性半导体存储装置，其特征在于，包括：所述第二导电型的第一分离阱，按照与所述第一阱相邻接的方式形成；所述第一导电型的第一导电型分离阱，使所述第一分离阱和所述第三阱电性分离。4.根据权利要求1～3中任一项所述的非易失性半导体存储装置，其特征在于，所述电荷注入晶体管形成在所述第三阱上，所述电荷抽出晶体管形成在所述第二阱上。5.根据权利要求1～4中任一项所述的非易失性半导体存储装置，其特征在于，所述读取晶体管形成在所述第二阱上。6.根据权利要求1～5中任一项所述的非易失性半导体存储装置，其特征在于，所述读取晶体管的一端与源极线相连接，其另一端与开关晶体管的一端相连接。7.根据权利要求6所述的非易失性半导体存储装置，其特征在于，所述电荷注入晶体管和所述电荷抽出晶体管中的任一晶体管作为写入晶体管起作用，在所述写入晶体管的一端连接有写入位线，通过所述开关晶体管，不同于所述写入位线的读取位线连接在所述读取晶体管中。8.根据权利要求1～7中任一项所述的非易失性半导体存储装置，其特征在于，多个所述存储元件以矩阵状配置，在沿一个方向并排配置的所述存储元件中，共用所述第一阱、所述第二阱、所述第三阱、所述第一深阱和所述第二深阱。9.根据权利要求1～8中任一项所述的非易失性半导体存储装置，其特征在于，两个所述存储元件成对而构成存储单元，在一个所述存储元件中，第一位线通过开关晶体管与所述读取晶体管连接，第二位线直接与所述写入晶体管连接；在与所述一个存储元件成对的另一所述存储元件中，所述第二位线...

【专利技术属性】
技术研发人员：品川裕，葛西秀男，川嶋泰彦，樱井良多郎，谷口泰弘，
申请(专利权)人：株式会社佛罗迪亚，
类型：发明
国别省市：日本;JP