非易失性半导体存储装置制造方法及图纸

本发明专利技术提供一种与现有技术相比能够实现小型化的非易失性半导体存储装置。在非易失性半导体存储装置(1)中，在写入位线(PGP0(PGP1))与读出位线(BLP)之间配置有存储器单元(3a(3b))，设置在相邻的存储器单元(3a、3b)之间的读取位线(BLP)由相邻的存储器单元(3a、3b)共用。因此，在非易失性半导体存储装置(1)中，与现有的结构相比，相应地能够减少读取位线，进而能够减小连接到所述读取位线的控制电路和感测放大器电路的面积，因此相应地与现有技术相比能够实现小型化。

Nonvolatile semiconductor storage device

【技术实现步骤摘要】
【国外来华专利技术】非易失性半导体存储装置
本专利技术涉及一种非易失性半导体存储装置。
技术介绍
已知具有单层多晶硅栅极结构的非易失性半导体存储装置是作为可通过一般的CMOS(ComplementaryMetal-Oxide-Semiconductor：互补金属氧化物半导体)工艺容易地制造的存储装置。作为这种非易失性半导体存储装置，专利文献1中公开了一种存储装置，该存储装置包括具有共用浮动栅极的存储器晶体管、耦合电容器和电荷注入区域的电容器的存储器单元，并具有连接到电荷注入区域的电容器的写入位线和连接到存储器晶体管的读取位线。现有技术文献专利文献专利文献1：特开2005-175411号公报
技术实现思路
专利技术要解决的技术课题但是，在专利文献1的非易失性半导体存储装置中，由于在每个存储器单元列设置有写入位线和读取位线，因此存在现实问题：要控制的位线的数量增加，相应地，位线控制电路和感测放大器电路的周边电路变得复杂，面积增加，从而难以实现小型化。因此，本专利技术是鉴于上述的问题而提出的，其目的在于提供一种与现有技术相比能够实现小型化的非易失性半导体存储装置。为解决技术课题的技术手段为了解决上述课题，根据本专本文档来自技高网...

【技术保护点】
1.一种非易失性半导体存储装置，其特征在于，包括：多个写入位线，在列方向上延伸；多个读取位线，在列方向上延伸；多个第一开关栅极线，在行方向上延伸；多个第二开关栅极线，在行方向上延伸；及多个存储器单元，配置在所述写入位线与所述读取位线之间，并且连接到所述写入位线和所述读取位线，各所述存储器单元包括：编程晶体管；控制电容器；读取晶体管；及开关晶体管，所述开关晶体管的源漏极的一方连接到所述读取晶体管的源漏极的一方，与所述读取晶体管串联连接，所述编程晶体管、所述控制电容器和所述读取晶体管共用浮动栅极，所述写入位线连接到所述编程晶体管的源漏极，所述读取位线连接到所述开关晶体管的源漏极的另一方，所述读取位...

【技术特征摘要】
【国外来华专利技术】2017.03.24 JP 2017-0593161.一种非易失性半导体存储装置，其特征在于，包括：多个写入位线，在列方向上延伸；多个读取位线，在列方向上延伸；多个第一开关栅极线，在行方向上延伸；多个第二开关栅极线，在行方向上延伸；及多个存储器单元，配置在所述写入位线与所述读取位线之间，并且连接到所述写入位线和所述读取位线，各所述存储器单元包括：编程晶体管；控制电容器；读取晶体管；及开关晶体管，所述开关晶体管的源漏极的一方连接到所述读取晶体管的源漏极的一方，与所述读取晶体管串联连接，所述编程晶体管、所述控制电容器和所述读取晶体管共用浮动栅极，所述写入位线连接到所述编程晶体管的源漏极，所述读取位线连接到所述开关晶体管的源漏极的另一方，所述读取位线由在行方向上相邻的一个所述存储器单元和另一所述存储器单元共用，所述第一开关栅极线连接到所述一个存储器单元的所述开关晶体管的栅极，所述第二开关栅极线连接到所述另一存储器单元的所述开关晶体管的栅极。2.根据权利要求1所述的非易失性半导体存储装置，其特征在于，包括：差动感测电路，连接到一个所述读取位线和另一所述读取位线；电流感测电路，设置在各所述读取位线，并连接到所述读取位线。3...

【专利技术属性】
技术研发人员：吉田信司，柳泽一正，佐藤修一，谷口泰弘，
申请(专利权)人：株式会社佛罗迪亚，
类型：发明
国别省市：日本,JP