具有在FDSOI衬底中形成的垂直选择栅极的存储器单元制造技术

本发明专利技术涉及一种形成于半导体衬底(SUB)中的存储器单元，包括在该衬底中所形成的沟槽(TR)中垂直延伸并且通过第一栅极氧化物层(D3)与该衬底隔离的选择栅极(SGC)；在该衬底上方延伸并且通过第二栅极氧化物层(D1)与衬底隔离的水平浮置栅极(FG)；和在该浮置栅极上方延伸的水平控制栅极(CG)，该选择栅极(SGC)覆盖该浮置栅极的侧面，该浮置栅极仅通过第一栅极氧化物层(D3)与该选择栅极隔开，并且仅通过第二栅极氧化物层与在该衬底中沿该选择栅极延伸的垂直沟道区域(CH2)隔开。

Memory cell with vertical selective gate formed in FDSOI substrate

【技术实现步骤摘要】
具有在FDSOI衬底中形成的垂直选择栅极的存储器单元本申请是于2015年9月24日提交的申请号为201510617909.6的专利技术专利申请的分案申请。
本专利技术涉及一种电可擦除且可编程的非易失性存储器(EEPROM)。本专利技术尤其涉及一种非易失性存储器，其包括多个存储器单元，每个存储器单元包括浮置栅极晶体管和选择晶体管栅极。
技术介绍
已经实施了多种解决方案以使得这样的存储器单元最小化。因此，存储器单元已经以成对的所谓的“配对”存储器单元被聚集在一起，以共享单个选择晶体管。图1是共享选择晶体管的一对存储器单元C11、C12的连线图，它们属于存储器阵列中的两个相邻字线W<i>、W<i+1>。存储器单元C11、C12能够通过位线BL<j>、共用选择线SL<i>和控制栅极线CGL<i>、CGL<i+1>进行读和写访问。每个存储器单元C11、C12包括浮置栅极晶体管FGT。每个单元C11、C12的晶体管FGT的控制栅极CG通过触点C4连接至控制栅极线CGL<i>。晶体管FGT的漏极区域通过触点C1连接本文档来自技高网...

【技术保护点】
1.一种方法，包括：在半导体衬底中制造电可编程第一存储器单元，所述制造包括：在所述衬底中以及在形成于所述衬底上的第一电介质层和第一传导层中蚀刻第一沟槽，在所述第一沟槽的壁上沉积第二电介质层，在所述衬底上以及所述第一沟槽中沉积第二传导层，并且对所述第二传导层进行蚀刻，从而形成在所述第一沟槽中延伸的垂直选择栅极(SGC)，直至到达通过所述第一传导层的顶面的平面，在所述第一传导层上沉积第三电介质层，在所述第三电介质层上沉积第三传导层，在所述第三传导层、所述第三电介质层、所述第一传导层和所述第一电介质层中蚀刻第二沟槽，并且在所述垂直选择栅极上方通过所述第三传导层和所述第三电介质层蚀刻第三沟槽，从而在所...

【技术特征摘要】
2014.12.17 FR 14626421.一种方法，包括：在半导体衬底中制造电可编程第一存储器单元，所述制造包括：在所述衬底中以及在形成于所述衬底上的第一电介质层和第一传导层中蚀刻第一沟槽，在所述第一沟槽的壁上沉积第二电介质层，在所述衬底上以及所述第一沟槽中沉积第二传导层，并且对所述第二传导层进行蚀刻，从而形成在所述第一沟槽中延伸的垂直选择栅极(SGC)，直至到达通过所述第一传导层的顶面的平面，在所述第一传导层上沉积第三电介质层，在所述第三电介质层上沉积第三传导层，在所述第三传导层、所述第三电介质层、所述第一传导层和所述第一电介质层中蚀刻第二沟槽，并且在所述垂直选择栅极上方通过所述第三传导层和所述第三电介质层蚀刻第三沟槽，从而在所述第二沟槽和所述第三沟槽之间形成所述第一存储器单元的水平控制栅极、第二栅极电介质层和水平浮置栅极的第一堆叠。2.根据权利要求1所述的方法，其中所述衬底是全耗尽绝缘体上硅晶片的一部分，其包括由硅所制成的第一电介质层和第一传导层。3.根据权利要求1所述的方法，包括在所述第三传导层、所述第三电介质层、所述第一传导层和所述第一电介质层中蚀刻第四沟槽，从而在所述第三沟槽和所述第四沟槽之间形成与所述第一存储器单元共享所述垂直选择栅极的第二存储器单元的控制栅极和浮置栅极的第二堆叠。4.根据权利要求1所述的方法，包括在所述衬底中注入形成所述第一存储器单元的源极线路的传导平面。5.根据权利要求1所述的方法，包括在所述第二沟槽的底部处注入掺杂物，从而形成所述第一存储器单元的浮置栅极晶体管的漏极区域。6.根据权利要求1所述的方法，其中所述第一电介质层具有在10和30nm之间的厚度并且所述第一传导层具有在8和15nm之间的厚度。7.根据权利要求1所述的方法，包括制造集成电路，所述集成电路包括所述第一存储器单元。8.一种方法，包括：通过以下步骤形成第一存储器单元：形成选择栅极，所述选择栅极在半导体衬底中所制成的第一沟槽中垂直延伸；形成第一栅极电介质，所述第一栅极电介质使所述选择栅极与所述衬底绝缘；形成第一垂直沟道区域，所述第一垂直沟道区域沿着所述第一栅极电介质在所述衬底中延伸；形成水平第一浮置栅极，所述水平第一浮置栅极在所述衬底上方延伸；形成第二栅极电介质，所述第二栅极电介质使所述第一浮置栅极与所述衬底绝缘；形成水平第一控制栅极，所述水平第一控制栅极在所述第一浮置栅极上方延伸；并且形成与所述第一垂直沟道区域电接触的嵌入式收集性源极层，所述收集性源极层被配置为收集编程电流，所述编程电流用于对所述第一存储器单元以及所述衬底中所形成的其它存储器单元进行编程，其中所述选择栅极覆盖所述第一浮置栅极的侧面，所述第一浮置栅极仅通过所述第一栅极电介质与所述选择栅极隔开，并且通过所述第二栅极电介质与所述第一垂直沟道区域隔开。9.根据权利要求8所述的方法，其中：所述衬底是全耗尽绝缘体上硅晶片的一部分，其还包括形成于所述衬底上的电介质层以及形成于所述电介质层上的硅层；形成所述第一浮置栅极包括在所述硅层中形成所述第一浮置栅极；以及形成所述第二栅极电介质包括在所述电介质层中形成所述第二栅极电介质。10.根据权利要求8所述的方法，其中所述第一浮置栅极和所述选择栅极具有彼此共面的相应的顶表面。11.根据权利要求8所述的方法，还包括：形成第二存储器单元，所述第二存储器单元与所述第一存储器单元共享所述选择栅极，并且与所述第一存储器单元和形成在所述衬底中的所述其它存储器单元共享所述收集性源极层，形成所述第二存储单元包括：形成第三栅极电介质，所述第三栅极电介质使所述选择栅极与所述衬底绝缘；形成第二垂直沟道区域，所述第二垂直沟道区域沿着所述第三栅极电介质在所述衬底中延伸；形成水平第二浮置栅极，所述水平第二浮置栅极在所述衬底上方延伸；形成第四栅极电介质，所述第四栅极电介质使所述第二浮置栅极与所述衬底绝缘；并且形成水平第二控制栅极，所述水平第二控制栅极在所述第二浮置栅极上方延伸，其中所述选择栅极覆盖所述第二浮置栅极的侧面，以及所述第二浮置栅极通过所述第三栅极电...

【专利技术属性】
技术研发人员：A·雷尼耶，JM·米拉贝尔，S·尼埃尔，F·拉罗萨，
申请(专利权)人：意法半导体鲁塞公司，
类型：发明
国别省市：法国,FR