用于垂直结构的半节点缩放制造技术

根据本公开的一方面的一种用于对电路布局进行半节点缩放的方法包括管芯上的垂直器件。该方法包括减小管芯上的垂直器件的鳍节距和栅极节距。该方法还包括缩放用于定义电路布局的至少一个减小面积的几何图案的波长。

Semi nodal scaling for vertical structures

In accordance with one aspect of the present disclosure, a method for performing half node scaling of a circuit layout includes a vertical device on the tube core. The method includes fin pitch and gate pitch of the vertical device on the reducing tube core. The method also includes scaling the wavelength of a geometric pattern for defining at least one of the reduced area of the circuit layout.

【技术实现步骤摘要】
【国外来华专利技术】用于垂直结构的半节点缩放背景领域本公开的各方面涉及半导体器件，尤其涉及用于垂直结构的半节点缩放。
技术介绍
随着集成电路(IC)技术的进步，器件的几何形状减小。在主要“全节点”技术转换之间，器件设计者在成熟技术节点内利用器件减小。此类器件大小减小可被称为“半节点”缩放。在半节点缩放中，芯片上的器件的面积在二个维度(即，x和y)上减小特定量。经半节点缩放的版本占据较小的管芯面积并且由此可针对每个晶片产生更多的IC副本。这降低了成本，因为在不改变布局设计的情况下产生附加器件，并且原始器件模型可被用于对减小大小的电路建模。然而，关于垂直结构(诸如鳍式构造场效应晶体管(FinFET))，减小鳍结构的高度(z)将需要新的仿真模型。如此，在垂直结构设计中避免半节点缩放。此外，即使平面设计也可具有器件的各部分(诸如互连线迹线)，其受到给定节点的光刻工艺的限制。此类器件的半节点缩放将要求新的布局并且抵消在半节点缩放过程中可用的成本节省。概述一种用于对电路布局进行半节点缩放的方法可以包括管芯上的垂直器件。该方法包括减小管芯上的垂直器件的鳍节距和栅极节距。该方法还包括缩放用于定义电路布局的至少一个减小面积的几何图案的波长。根据本公开的另一方面的管芯上的经半节点缩放的电路布局包括具有第一鳍节距和第一栅极节距的垂直器件。该布局还包括用于在经半节点缩放的电路布局中的减小面积的几何图案内选择性地传导电流的装置。一种用于制造管芯上的经半节点缩放的电路布局的计算机程序产品可以包括具有程序代码的非瞬态计算机可读介质。该程序代码包括用于减小管芯上的垂直器件的鳍节距和栅极节距的程序代码。该程序代码还包括用于缩放用于定义电路布局的至少一个减小面积的几何图案的波长的程序代码。根据本公开的另一方面的管芯上的经半节点缩放的电路布局包括具有第一鳍节距和第一栅极节距的垂直器件。该布局还包括经半节点缩放的电路布局中的减小面积的几何图案内的至少一个器件。这已较宽泛地勾勒出本公开的特征和技术优势以便下面的详细描述可以被更好地理解。本公开的附加特征和优点将在下文描述。本领域技术人员应该领会，本公开可容易地被用作修改或设计用于实施与本公开相同的目的的其他结构的基础。本领域技术人员还应认识到，这样的等效构造并不脱离所附权利要求中所阐述的本公开的教导。被认为是本公开的特性的新颖特征在其组织和操作方法两方面连同进一步的目的和优点在结合附图来考虑以下描述时将被更好地理解。然而，要清楚理解的是，提供每一幅附图均仅用于解说和描述目的，且无意作为对本公开的限定的定义。附图简要说明为了更全面地理解本公开，现在结合附图参阅以下描述。图1解说了本公开的一方面中的半导体晶片的立体图。图2解说了根据本公开的一方面的管芯的横截面视图。图3解说了本公开的一方面中的金属氧化物半导体场效应晶体管(MOSFET)器件的横截面视图。图4解说了根据本公开的一方面的垂直结构。图5和6解说了本公开各方面内的经半节点缩放的设计。图7是解说根据本公开的一方面的对集成电路内的导电层布线的过程的过程流程图。图8是示出其中可有利地采用本公开的配置的示例性无线通信系统的框图。图9是解说根据一种配置的用于半导体组件的电路、布局、以及逻辑设计的设计工作站的框图。详细描述以下结合附图阐述的详细描述旨在作为各种配置的描述，而无意表示可实践本文中所描述的概念的仅有的配置。本详细描述包括具体细节以便提供对各种概念的透彻理解。然而，对于本领域技术人员将显而易见的是，没有这些具体细节也可实践这些概念。在一些实例中，以框图形式示出众所周知的结构和组件以避免湮没此类概念。如本文所述的，术语“和/或”的使用旨在表示“可兼性或”，而术语“或”的使用旨在表示“排他性或”。半导体制造工艺通常被分为三个部分：前端制程(FEOL)、中部制程(MOL)以及后端制程(BEOL)。前端制程包括晶片制备、隔离、阱形成、栅极图案化、间隔物、和掺杂植入。中部制程包括栅极和端子触点形成。然而，中部制程的栅极和端子触点形成是制造流程的越发有挑战的部分，尤其是对于光刻图案化而言。后端制程包括形成互连和电介质层以用于耦合至FEOL器件。这些互连可以用使用等离子体增强化学气相沉积法(PECVD)来沉积的层间电介质(ILD)材料的双镶嵌工艺来制造。图1解说了本公开的一方面中的半导体晶片的立体图。晶片100可以是半导体晶片，或者可以是在晶片100的表面上具有一层或多层半导体材料的基板材料。当晶片100是半导体材料时，其可使用切克劳斯基(Czochralski)工艺从籽晶生长，在切克劳斯基工艺中籽晶被浸入半导体材料的熔池中，并且缓慢旋转并从池中被移除。熔融材料随后在晶体的取向上结晶到籽晶上。晶片100可以是复合材料，诸如砷化镓(GaAs)或氮化镓(GaN)、诸如砷化铟镓(InGaAs)之类的三元材料、四元材料、或者可以是用于其他半导体材料的基板材料的任何材料。虽然许多材料本质上可以是晶体，但是多结晶或非晶材料也可用于晶片100。晶片100或耦合至晶片100的各层可被提供有使晶片100更具导电性的材料。作为示例而非限定，硅晶片可以具有添加到晶片100的磷或硼，以允许电荷在晶片100中流动。这些添加剂被称为掺杂剂，并且在晶片100或晶片100的各部分内提供额外的荷载流子(电子或空穴)。通过选择提供额外的荷载流子的区域、提供哪种类型的荷载流子、以及晶片100中附加的荷载流子的量(密度)，可在晶片100中或晶片100上形成不同类型的电子器件。晶片100具有指示该晶片100的晶向的取向102。取向102可以是如图1中所示的晶片100的平坦边缘，或者可以是槽口或其他标记以解说晶片100的晶向。取向102可指示晶片100中晶格的平面的米勒指数。米勒指数形成晶格中结晶平面的注释系统。晶格平面可以由三个整数h、k和l指示，这些整数是晶体中平面(hkl)的米勒指数。每个指数表示基于倒易晶格矢量与方向(h,k,l)正交的平面。这些整数通常以最低项写出(例如，它们的最大公约数应为1)。米勒指数100表示与方向h正交的平面；指数010表示与方向k正交的平面，并且指数001表示与l正交的平面。对于一些晶体，使用负数(被写为指数上方的逆)，并且对于一些晶体(诸如氮化镓)，可能期望三个以上数字以充分描述不同的结晶平面。一旦按需处理了晶片100，就使用切割线104分割晶片100。切割线104指示晶片100将在何处被分离或者分开成多片。切割线104可限定已在晶片100上制造的各种集成电路的轮廓。一旦定义了切割线104，晶片100就可被锯成或者以其他方式分成多片以形成管芯106。每个管芯106可以是具有许多器件的集成电路或者可以是单个电子器件。管芯106(其也可被称为芯片或半导体芯片)的物理大小可取决于将晶片100分成特定尺寸的能力、以及管芯106被设计成包含的个体器件的数量。一旦晶片100已被分成一个或多个管芯106，管芯106就可被安装到封装中，以允许对在管芯106上制造的器件和/或集成电路的接入。封装可包括单列直插封装、双列直插封装、母板封装、倒装芯片封装、铟点/凸点封装、或者提供对管芯106的接入的其他类型的器件。还可通过线焊、探针、或者其他连接来直接接入管芯106，而无需将管芯106安装本文档来自技高网...

【技术保护点】
一种用于对包括管芯上的多个垂直器件的电路布局进行半节点缩放的方法，包括：减小所述管芯上的所述多个垂直器件的鳍节距和栅极节距；以及缩放用于定义所述电路布局的至少一个减小面积的几何图案的波长。

【技术特征摘要】
【国外来华专利技术】2014.09.08 US 14/480,1561.一种用于对包括管芯上的多个垂直器件的电路布局进行半节点缩放的方法，包括：减小所述管芯上的所述多个垂直器件的鳍节距和栅极节距；以及缩放用于定义所述电路布局的至少一个减小面积的几何图案的波长。2.如权利要求1所述的方法，其特征在于，进一步包括维持所述管芯上的所述多个垂直器件的高度。3.如权利要求1所述的方法，其特征在于，进一步包括减小用于制造经半节点缩放的电路布局中的所述电路布局的工艺的数量。4.如权利要求1所述的方法，其特征在于，进一步包括使用多个波长来定义所述电路布局的所述至少一个减小面积的几何图案。5.如权利要求1所述的方法，其特征在于，所述电路布局的所述至少一个减小面积的几何图案被布置在所述电路布局内的单层上。6.如权利要求1所述的方法，其特征在于，所述电路布局的所述至少一个减小面积的几何图案被布置在中部制程层和后端制程层中的至少一层中。7.如权利要求1所述的方法，其特征在于，所述电路布局被集成到移动电话、机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、计算机、手持式个人通信系统(PCS)单元、便携式数据单元、和/或位置固定的数据单元中。8.一种管芯上的经半节点缩放的电路布局，包括：多个垂直器件，其具有第一鳍节距和第一栅极节距；以及用于在所述经半节点缩放的电路布局中的减小面积的几何图案内选择性地传导电流的装置。9.如权利要求8所述的经半节点缩放的电路布局，其特征在于，所述管芯上的所述多个垂直器件的高度被维持。10.如权利要求8所述的经半节点缩放的电路布局，其特征在于，所述传导装置使用多个波长来制造。11.如权利要求8所述的经半节点缩放的电路布局，其特征在于，所述传导装置被布置在所述经半节点缩放的电路布局内的单层上。12.如权利要求8所述的经半节点缩放的电路布局，其特征在于，所述传导装置被布置在中部制程层和后端制程层中的至少一层中。13.如权利要求8所述的经半节点缩放的电路布局，其特征在于，所述经半节点缩放的电路布局被集成到移动电话、机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、计算机、手持式个人通信系统(PCS)单元、便携式数据单元、和/或位置固定的数据单元中。14.一种用于制造具有管芯上的多个垂直器件的经半节点缩放的电路布局的计算机程序产品，包括：其上编码有程序代码的非瞬态...

【专利技术属性】
技术研发人员：S·S·宋，K·利姆，J·J·徐，M·M·诺瓦克，C·F·耶普，R·陈，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：美国,US