【技术实现步骤摘要】
半导体存储装置分案申请的相关信息本案是分案申请。该分案的母案是申请日为2014年9月5日、申请号为201410454199.5、专利技术名称为“半导体存储装置”的专利技术专利申请案。[相关申请案]本申请案享有以日本专利申请案2014-52991号(申请日：2014年3月17日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
本专利技术的实施方式涉及一种半导体存储装置。
技术介绍
众所周知有存储单元三维地排列的NAND型闪速存储器。
技术实现思路
本专利技术提供一种可提高动作速度的半导体存储装置。实施方式的半导体存储装置具备多个串单元、第1寄存器、第2寄存器、第3寄存器、控制电路。串单元是积层多个存储单元而成且为NAND串的集合。第1寄存器可保持表示串单元为不可使用串的信息。第2寄存器可保持表示串单元验证失败的信息。第3寄存器保持表示串单元为通过串的信息。控制电路基于第1至第3寄存器内的信息，而跳过对任一串单元的删除验证动作。附图说明图1是第1实施方式的半导体存储装置的方块图。图2是第1实施方式的存储单元阵列的电路图。图3是第1实施方式的...
【技术保护点】
1.一种半导体存储装置，其特征在于包括：区块，包含多个串单元，所述多个串单元的各者包含串联地电性连接的多个存储单元；坏串寄存器，保持信息，所述信息表示所述串单元的何者为坏串；控制电路，构成为控制对所述存储单元的删除动作，所述删除动作包含第1删除动作以及依据需要的后续删除动作，所述第1删除动作依序伴随有第1动作以及第1验证动作，所述后续删除动作伴随有后续验证动作，且所述控制电路构成为：如果所述坏串寄存器中的所述信息表示串单元为坏串，在所述删除动作的期间，跳过对所述串单元的验证动作；以及多个字线，电性连接于存储单元；并且所述控制电路构成为：在对所述字线的至少一者施加通过电压的状...
【技术特征摘要】
2014.03.17 JP 2014-0529911.一种半导体存储装置，其特征在于包括：区块，包含多个串单元，所述多个串单元的各者包含串联地电性连接的多个存储单元；坏串寄存器，保持信息，所述信息表示所述串单元的何者为坏串；控制电路，构成为控制对所述存储单元的删除动作，所述删除动作包含第1删除动作以及依据需要的后续删除动作，所述第1删除动作依序伴随有第1动作以及第1验证动作，所述后续删除动作伴随有后续验证动作，且所述控制电路构成为：如果所述坏串寄存器中的所述信息表示串单元为坏串，在所述删除动作的期间，跳过对所述串单元的验证动作；以及多个字线，电性连接于存储单元；并且所述控制电路构成为：在对所述字线的至少一者施加通过电压的状态中执行所述第1动作。2.根据权利要求1所述的半导体存储装置，其特征在于更包括：第1及第2选择晶体管，串联地电性连接于所述多个串单元之一者的选择串单元的相反端；在所述删除动作的期间，所述控制电路构成为：对所述第1及第2选择晶体管的栅极以及所述选择串单元的所述存储单元施加电压，且根据所流通的电流决定所述选择串单元是否为坏串。3.根据权利要求2所述的半导体存储装置，其特征在于更包括：传感放大器，构成为检测流通于所述第1及第2选择晶体管以及所述选择串单元的所述存储单元的所述电流的电平。4.根据权利要求3所述的半导体存储装置，其特征在于：所述控制电路构成为：在所述传感放大器传感到的所述电流的所述电平低于阈值的情形时，更新所述坏串寄存器来表示所述选择串单元为坏串。5.根据权利要求1所述的半导体存储装置，其特征在于还包括：验证失败寄存器，保持信息，所述信息表示所述串单元的何者验证失败；以及验证通过寄存器，保持信息，所述信息表示所述串单元的何者验证通过；且所述控制电路构成为：伴随着每个验证动作，更新所述验证失败寄存器以及所述验证通过寄存器。6.根据权利要求5所述的半导体存储装置，其特征在于：所述控制电路构成为：通过对其他串单元依序执行读出动作，来执行每个验证动作，所述其他串单元包括所有未被所述坏串寄存器表示为坏串以及未被所述验证通过寄存器表示为验证通过的所述串单元。7.根据权利要求6所述的半导体存储装置，其特征在于：所述控制电路构成为：在所述其他串单元之一者的所述验证动作失败的情形时，执行伴随有所述后续验证动作的所述后续删除动作。8.根据权利要求1所述的半导体存储装置，其特征在于：对所述多个串单元集中地执行所述第1删除动作以及所述后续删除动作各者，对所述串单元一个一次地执行所述第1验证动作以及所述后续验证动作各者。9.一种半导体存储装置，其特征在于包括：存储单元阵列，包含多个存储平面，每个存储平面包含多个存储区块，每个存储区块包含多个串单元，所述存储平面包括具有多个串单元的第1存储平面以及具有多个串单元的第2存储平面；坏串寄存器，保持信息，所述信息表示所述串单元的何者为坏串；以及控制电路，其构成为执行删除动作，所述删除动作包含对所述第1存储平面及所述第2存储平面集中地执行的第1删除动作以及对所述第1存储平面及所述第2存储平面集中地执行的依据需要的后续删除动作，所述第1删除动作伴随有对所述第1存储平面及所述第2存储平面彼此独立地执行的第1验证动作，所述后续删除动作伴随有对所述第1存储平面及所述第2存储平面彼此独立地执行的后续验证动作；并且在所述删除动作的期间，所述控制电路构成为：在所述坏串寄存器中的所述信息表示串单元为坏串的情形时，跳过对所述串单元的验证动作。10.根据权利要求9所述的半导体存储装置，其特征在于更包括：验证失败寄存器，保持信息，所述信息表示所述串单元的何者验证失败；以及验证通过寄存器，保持信息，所述信息表示所述串单元的何者验证通过；且所述控制电路构成为：伴随着每个验证动作，更新所述验证失败寄存器以及所述验证通过寄存器。11.根据权利要求10所述的半导体存储装置，其特征在于：所述控制电路构成为：只有在决定所述存储平面的各者满足下述的两个条件之一后，执行所述后续删除动作：(1)所述验证失败寄存器表示所述存储平面的所述串单元至少一个验证失败，以及(2)所述存储平面的所述串单元全部被所述坏串寄存器表示为坏串或被所述验证通过寄存器表示为验证通过。12.根据权利要求11所述的半导体存储装置，其特征在于：所述控制电路构成为透过对每个存储平面的其他串单元依序执行读出动作来执行每个验证动作，所述其他串单元包含未被所述坏串寄存器表示为坏串以及未被所述验证通过寄存器表示为验证通过的全部的所述串单元。13.根据权利要求9所述的半导体存储装置，其特征在于还包括：第1及第2选择晶体管，串联地电性连接于选择串单元的相反端；在所述删除动作的期间，所述控制电路构成为：对所述第1及第2选择晶体管的栅极以及所述选择串单元的所述存储单元施加电压，且根据所流通的电流决定所述选择串单元是否为坏串。14.根据权利要求13所述的半导体存储装置，其特征在于还包括：传感放大器，构成为检测流通于所述第1及第2选择晶体管以及所述选择串单元的所述存储单元的所述电流的电平。15.根据权利要求14所述的半导体存储装置，其特征在于：所述控制电路构成为：在所述传感放大器传感到的所述电流的所述电平低于阈值的情形时，更新所述坏串寄存器来表示所述选择串单元为坏串。16.根据权利要求9所述的半导体存储装置，其特征在于：所述串单元的各者包含虚设存储单元，且所述控制电路构成为：在选择串单元未被所述坏串寄存器表示为坏串的情形时，执行所述选择串单元的所述虚设存储单元的编程，在选择串单元被所述坏串寄存器表示为坏串的情形时，不执行所述选择串单元的所述虚设存储单元的编程。17.一种半导体存储装置中执行删除动作的方法，其特征在于：所述半导体存储装置具有：多个串单元，所述多个串单元的各者...
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