具有纳米孔隙的半导体元件及其制造方法技术

本发明专利技术公开一种具有纳米孔隙的半导体元件及其制造方法。半导体元件包括一基板、一第一覆盖层形成于基板上、一第一介电层形成于第一覆盖层上、一第二覆盖层形成于第一介电层上、一第二介电层形成于第二覆盖层上、多条导线、一第三覆盖层形成于导线和第二介电层上、和多个纳米孔隙形成于相邻导线之间。其中，导线相隔地形成于基板上，并穿透第二介电层、第二覆盖层、第一介电层和第一覆盖层。纳米孔隙形成于第二介电层、或延伸至移除第二覆盖层、或延伸至第一介电层。其中，纳米孔隙部分地下凹于第二介电层和第一介电层至少其中一者处，或是纳米孔隙暴露出第一覆盖层。

【技术实现步骤摘要】

本专利技术涉及一种半导体元件及其制造方法，且特别是涉及一种具有纳米孔隙(nano-gaps)的半导体元件及其制造方法。
技术介绍
近年来半导体元件尺寸日益减小。对半导体科技来说，持续缩小半导体结构尺寸、改善速率、增进效能、提高密度及降低每单位集成电路的成本，都是重要的发展目标。随着半导体元件尺寸的缩小，元件的电子特性也必须维持甚至是加以改善，以符合市场上对应用电子产品的要求。例如，半导体元件的各层结构与所属元件如有缺陷或损伤，会对元件的电子特性造成无法忽视的影响，因此是制造半导体元件需注意的重要问题之一。其中一需注意的重要方面，具有优异电性表现的半导体元件其介电件也需有良好的介电性质。因此，如何发展出一种具有良好介电特性的半导体结构以提升结构的电性表现，且又能以一简化制作工艺进行结构相关制作，也是业者重要的目标之一。
技术实现思路
本专利技术的目的在于提供一种具有纳米孔隙半导体元件及其制造方法，该纳米孔隙可改善半导体元件的电子特性。根据一实施例，提出一种半导体元件，包括一基板、一第一覆盖层形成于基板上、一第一介电层形成于第一覆盖层上、一第二覆盖层形成于第一介电层上、一第二介电层形成于第二覆盖层上、多条导线、一第三覆盖层形成于导线和第二介电层上、和多个纳米孔隙(nano-gaps)形成于相邻导线之间。其中，导线相隔地形成于基板上，并穿透第二介电层、第二覆盖层、第一介电层和第一覆盖层。纳米孔隙形成于第二介电层、或延伸至第二覆盖层、或延伸至第一介电层。其中，该些纳米孔隙部分地下凹于第二介电层和第一介
电层至少其中一者处，或是该些纳米孔隙暴露出第一覆盖层。根据一实施例，提出一种半导体元件的制造方法，包括：提供一基板；形成一第一覆盖层于基板上；形成一第一介电层于第一覆盖层上；形成一第二覆盖层于第一介电层上；形成一第二介电层于第二覆盖层上；形成多条导线于基板上，该些导线彼此相隔并穿透第二介电层、第二覆盖层、第一介电层和第一覆盖层；形成一第三覆盖层于该些条导线和第二介电层上；和形成多个纳米孔隙于相邻该些导线之间，且纳米孔隙形成于第二介电层或延伸至第一介电层。其中，该些纳米孔隙部分地下凹于第二介电层和第一介电层至少其中一者处，或是该些纳米孔隙暴露出第一覆盖层。为了对本专利技术的上述及其他方面有更佳的了解，下文特举实施例，并配合所附的附图，作详细说明如下。然而，本专利技术的保护范围当视后附的权利要求所界定者为准。附图说明图1A至图1F-4为本专利技术第一实施例的半导体元件的制造方法的示意图；图2A为本专利技术第二实施例图案化的一定向自组装材料沉积于第二介电层上的部分区域的示意图；图2B为本专利技术第二实施例图案化的定向自组装材料自分离之后，所形成的一蚀刻掩模的示意图；图2C为本专利技术第二实施例的一种图案化的定向自组装材料沉积于第三覆盖层上而进行蚀刻的示意图；图3A至图3E为本专利技术第三实施例的半导体元件的制造方法的示意图；图4-图8分别为范例1至范例5的纳米图案层的上视图。符号说明10：基板111：第一覆盖层112：第二覆盖层112’：图案化的第二覆盖层121：第一介电层121’：图案化的第一介电层122：第二介电层122’：图案化的第二介电层122”：再图案化第二介电层122a：再图案化第二介电层的上表面120：层间介电层120c：导电触点13：扩散阻障层131：氮氧化硅层132：氮化钛层14：金属材料层142、342：导线142a：导线的上表面t1、t2：沟槽v1：贯孔M1：第一金属层M2：第二金属层15：定向自组装材料15’：图案化的定向自组装材料151、151’、351、352、353、354、355：纳米图案层151a、351a、352a、353a、354a、355a：纳米件162g、163g、164g、165g、264g、341g、342g、343g、344g、345g：纳米孔隙17、113：第三覆盖层113’：图案化第三覆盖层113h：孔洞20：掩模27：再覆盖层td1：第一介电层的厚度td2：第二介电层的厚度tc1：第一覆盖层的厚度tc2：第二覆盖层的厚度d2、d3、d4、d5：纳米孔隙的深度Dp：纳米件之间的间距W：纳米件的宽度Ds：纳米件之间的空间距离具体实施方式以下所专利技术的实施例内容中，配合图示以详细说明本专利技术所提出的一种半导体元件及其制造方法，以于半导体元件的相邻导线之间形成多个纳米孔隙(nano-gaps)。电子元件应用有如实施例所述的半导体元件，其具有可使半导体元件的导线绝缘的纳米孔隙，具有良好的电子特性，例如操作时可提升程式化速度和降低耗损功率等特性。再者，实施例提出的制造方法也简化了制造程序。以下提出多个实施例，配合图示以详细说明本专利技术的相关结构和制作工艺。然而本专利技术并不仅限于此，本专利技术并非显示出所有可能的实施例。相同和/或相似元件沿用相同和/或相似元件符号。注意，未于本专利技术提出的其他实施态样也可能可以应用。可实施的细部结构和步骤可能有些不同，可在不脱离本专利技术的精神和范围内根据实际应用的需要而加以变化与修饰。再者，附图上的尺寸比例并非按照实物等比例绘制。因此，说明书和图示内容仅作叙述实施例之用，而非作为限缩本专利技术保护范围之用。<第一实施例>图1A至图1F-4绘示根据本专利技术第一实施例的半导体元件的制造方法。以下提出以一镶嵌制作工艺形成一铜层为例作说明。首先，提供一基板10，具有多层介电层和覆盖层(capping layers)交替形成于其上方。如图1A所示的一叠层结构包括：一第一覆盖层(first capping layer)111形成于基板10上方、一第一介电层121例如一低介电常数介电层(low-k dielectric layer)形成于第一覆盖层111上方、一第二覆盖层(second capping layer)112形成于第一介电层121上方、一第二介电层122例如一超低介电常数介电层(ultra low-k dielectric layer)形成于第二覆盖层112上方。一实施例中，如图1A所示的叠层结构还包括一层间介电层(ILD)120形成于基板10上，以及一扩散阻障层(diffusion barrier)13形成于第二介电层122上，其中第一覆盖层111形成于层间介电层120上，且多个导电触点(conductive contacts)120c形成于层间介
电层中。再者，一金属材料层14(例如以电镀方式，ECP)形成于第二介电层122上方(例如形成于扩散阻障层13上)，以填充如图1A所示的叠层结构中的多个沟槽(trenches)如t1和t2以及贯孔(via)如v1。一实施例中，以一铜层做为此处的金属材料层14而形成第一金属层(M1)于沟槽t1中，和/或第二金属层(M2)于沟槽t2中，并且第二金属层可通过贯孔v1内的铜与第一金属层电连接。一实施例中，第一金属层和第二金属层在不同步骤中形成。一实施例中，一氮氧化硅(SiON)层131和一氮化钛(TiN)层132可做为扩散阻障层13以阻挡铜的扩散。但本专利技术对于扩散阻障层13的材料并不限制于此，其他适合的材料也可能可以采用，视实际应用状况而定。另外，根据通常技术对材料介电性质的分类，具有介电常数值(k)在4.5到10的本文档来自技高网...

【技术保护点】
一种半导体元件，包括：基板；第一覆盖层，形成于该基板上；第一介电层，形成于该第一覆盖层上；第二覆盖层，形成于该第一介电层上；第二介电层，形成于该第二覆盖层上；多条导线，相隔地形成于该基板上并穿透该第二介电层、该第二覆盖层、该第一介电层和该第一覆盖层；第三覆盖层，形成于该些条导线和该第二介电层上；以及多个纳米孔隙，形成于相邻该些导线之间，且该些纳米孔隙形成于该第二介电层、或延伸至移除该第二覆盖层、或延伸至该第一介电层，其中，该些纳米孔隙部分地下凹于该第二介电层和该第一介电层至少其中一者处，或是该些纳米孔隙暴露出该第一覆盖层。

【技术特征摘要】
1.一种半导体元件，包括：基板；第一覆盖层，形成于该基板上；第一介电层，形成于该第一覆盖层上；第二覆盖层，形成于该第一介电层上；第二介电层，形成于该第二覆盖层上；多条导线，相隔地形成于该基板上并穿透该第二介电层、该第二覆盖层、该第一介电层和该第一覆盖层；第三覆盖层，形成于该些条导线和该第二介电层上；以及多个纳米孔隙，形成于相邻该些导线之间，且该些纳米孔隙形成于该第二介电层、或延伸至移除该第二覆盖层、或延伸至该第一介电层，其中，该些纳米孔隙部分地下凹于该第二介电层和该第一介电层至少其中一者处，或是该些纳米孔隙暴露出该第一覆盖层。2.如权利要求1所述的半导体元件，其中该些纳米孔隙的一深度小于该第二介电层的一厚度。3.如权利要求1所述的半导体元件，其中该些纳米孔隙的一深度大于该第二介电层的一厚度。4.如权利要求1所述的半导体元件，其中该些纳米孔隙的一深度等于或大于该第二介电层的厚度和该第二覆盖层的厚度的总和。5.如权利要求1所述的半导体元件，其中该些纳米孔隙穿过该第二介电层和该第二覆盖层，且部分地移除该第一介电层。6.如权利要求1所述的半导体元件，其中该些纳米孔隙的底表面低于该第二覆盖层的一底表面。7.如权利要求1所述的半导体元件，其中该些纳米孔隙暴露出该第一覆盖层的一上表面。8.如权利要求1所述的半导体元件，其中该第三覆盖层直接接触该第二介电层和该些导线，且该些纳米孔隙自该第三覆盖层的一底表面向下延伸。9.如权利要求1所述的半导体元件，其中该第三覆盖层包括多个孔洞的一图案，且该些孔洞对应地位于该些纳米孔隙。10.如权利要求1所述的半导体元件，其中该第二介电层的上表面和该些纳米孔隙的开口端低于该些导线的上表面。11.如权利要求1所述的半导体元件，其中该第三覆盖层直接接触该些导线，且该些纳米孔隙的开口端与该第三覆盖层的一底表面相隔开来。12.如权利要求11所述的半导体元件，其中该些纳米孔隙彼此相距，且该些纳米孔隙无规则地于相邻该...

【专利技术属性】
技术研发人员：童宇诚，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：中国台湾;71