半导体器件制造技术

一种半导体器件，包括连接至同一电源的第一晶体管和第二晶体管。第一晶体管和第二晶体管的每一个，在设置在第一导电类型的源极区与漏极区之间的低浓度沟道区下方包括第二导电类型的浓度较高的杂质区。使第一晶体管和第二晶体管之一的栅极绝缘膜的厚度大于另一个的栅极绝缘膜的厚度。根据本公开，可以将晶体管中的截止电流抑制得较低。

【技术实现步骤摘要】

本文讨论的实施例涉及一种半导体器件。
技术介绍
已知这样一种技术，即将晶体管组用于内部电路和电源保护电路，以相同电源电压使MOS(金属氧化物半导体)型场效应晶体管组工作，该MOS型场效应晶体管组具有不同厚度的栅极绝缘膜、具有通过栅极绝缘膜正下方的沟道区中的杂质浓度控制的不同的阈值电压、以及具有不同的截止电流。另外，对于MOS型场效应晶体管，已知这样一种技术，即通过形成非掺杂或具有非常低的杂质浓度的沟道区并且在这种沟道区下方设置浓度高于沟道区的杂质区来控制阈值电压的技术。这种技术预期为抑制阈值电压的变化且实现电源电压减小以及功耗减少的技术。例如，参见第2004-39775号和第2014-72512号日本特开专利公开。同时，晶体管的截止电流包括亚阈值漏电流和结漏电流之和。在具有设置在沟道区下方的、浓度高于沟道区的杂质浓度的杂质区的晶体管中，通过调节较高浓度杂质区的浓度来控制阈值电压。在这种情况下，由于亚阈值漏电流和结漏电流根据杂质区的浓度而改变，存在结果不能将包括这两种漏电流之和的截止电流抑制得较低的可能性。从功耗减少角度来看，可取的是减小截止电流。
技术实现思路
根据本公开一个方案，提供了一种半导体器件，包括连接至第一电源的第一晶体管和第二晶体管。第一晶体管包括：第一栅极绝缘膜，设置在半导体衬底上方；第一栅极电极，设置在第一栅极绝缘膜上方；第一源极区和第一漏极区，在半导体衬底中分别设置在第一栅极电极的两侧，且包含第一导电类型的杂质；第一沟道区，在半导体衬底中设置在第一源极区与第一漏极
区之间；以及第一杂质区，在半导体衬底中设置在第一沟道区下方，且包含与第一导电类型不同的第二导电类型的杂质，浓度高于第一沟道区。第二晶体管包括：第二栅极绝缘膜，设置在半导体衬底上方；第二栅极电极，设置在第二栅极绝缘膜上方；第二源极区和第二漏极区，在半导体衬底中分别设置在第二栅极电极的两侧，且包含第一导电类型的杂质；第二沟道区，在半导体衬底中设置在第二源极区与第二漏极区之间；以及第二杂质区，在半导体衬底中设置在第二沟道区下方，且包含第二导电类型的杂质，浓度高于第二沟道区。其中，第一栅极绝缘膜的厚度大于第二栅极绝缘膜的厚度。根据本公开，在沟道区下方包括杂质浓度高于沟道区的杂质区以控制阈值电压的晶体管中，可以将截止电流抑制得较低，并且可以实现包括将截止电流抑制得较低的这种晶体管的半导体器件。附图说明图1示出根据实施例的半导体器件的构造示例；图2至图4示出体偏压Vbb与截止电流Ioff之间的关系的示例；图5示出根据第一实施例的晶体管中体偏压Vbb与截止电流Ioff之间的关系的第一示例；图6示出栅极绝缘膜的厚度T与阈值电压Vth的变化估计值AVT之间的关系的示例；图7示出根据第一实施例的晶体管中体偏压Vbb与截止电流Ioff之间的关系的第二示例；图8示出根据第一实施例的晶体管中体偏压Vbb与截止电流Ioff之间的关系的第三示例；图9示出根据第一实施例的半导体器件的构造示例；图10示出根据第二实施例的半导体器件的第一制造步骤的示例；图11示出根据第二实施例的半导体器件的第二制造步骤的示例；图12示出根据第二实施例的半导体器件的第三制造步骤的示例；图13示出根据第二实施例的半导体器件的第四制造步骤的示例；图14示出根据第二实施例的半导体器件的第五制造步骤的示例；图15示出根据第二实施例的半导体器件的第六制造步骤的示例；图16示出根据第二实施例的半导体器件的第七制造步骤的示例；图17示出根据第二实施例的半导体器件的第八制造步骤的示例；图18示出根据第二实施例的半导体器件的第九制造步骤的示例；图19示出根据第二实施例的半导体器件的第十制造步骤的示例；图20示出根据第二实施例的半导体器件的第十一制造步骤的示例；图21示出根据第二实施例的半导体器件的第十二制造步骤的示例；图22示出根据第二实施例的半导体器件的第十三制造步骤的示例；图23示出根据第二实施例的半导体器件的第十四制造步骤的示例；图24示出根据第二实施例的半导体器件的第十五制造步骤的示例；图25示出根据第二实施例的半导体器件的第十六制造步骤的示例；图26示出根据第二实施例的半导体器件的第十七制造步骤的示例；图27示出根据第二实施例的半导体器件的第十八制造步骤的示例；图28示出根据第二实施例的半导体器件的第十九制造步骤的示例；图29示出根据第二实施例的半导体器件的第二十制造步骤的示例；图30示出根据第二实施例的半导体器件的第二十一制造步骤的示例；图31示出根据第二实施例的半导体器件的第二十二制造步骤的示例；图32示出根据第三实施例的半导体器件的构造示例；以及图33示出根据第四实施例的半导体器件的构造示例。具体实施方式下文将参考附图描述一些实施例，其中附图中类似的附图标记表示类似的元件。首先，将说明根据实施例的晶体管及其截止电流。图1示出根据实施例的半导体器件的构造示例。图1示意性地示出根据实施例的半导体器件的示例中相关部件的横截面。图1所示的半导体器件1包括晶体管10。晶体管10形成在p型或n型半导体衬底2上。硅(Si)、硅锗(SiGe)等构成的多种半导体衬底用作半导体衬底2。形成晶体管10的区域(元件区)10a由通过使用STI方法等在半导体衬底2上形成的元件隔离区3限定。要注意，虽然图1示出一个晶体管10，然而半导体器件1可以包括多
个晶体管10或至少一个晶体管10和其它晶体管。如图1所示，晶体管10包括：栅极绝缘膜11，设置在半导体衬底2上方；栅极电极12，设置在栅极绝缘膜11上方；以及侧壁绝缘膜13，设置在栅极电极12的侧壁和半导体衬底2上方。晶体管10还包括：杂质区14a和杂质区14b，其分别设置在半导体衬底2中的栅极电极12的两侧(沿栅极长度方向的两侧)，且用作源极区或漏极区。晶体管10可以包括：LDD区15a和LDD区15b，位于侧壁绝缘膜13下方的半导体衬底2中的杂质区14a和杂质区14b的内侧。晶体管10还包括：沟道区16，设置在杂质区14a与杂质区14b之间的(或LDD区15a与LDD区15b之间的)区域中，且在栅极电极12下方；以及杂质区17，设置在沟道区16下方。在本文中，多种绝缘材料(诸如氧化硅)可以用于栅极绝缘膜11。多种导体材料(诸如多晶硅)可以用于栅极电极12。另外，氧化物膜(诸如氧化硅膜)和氮化物膜(诸如氮化硅膜)可以用于侧壁绝缘膜13。杂质区14a和杂质区14b的每一个包含预定浓度的n型或p型导电类型的杂质(导电类型与半导体衬底2的导电类型不同的杂质)。LDD区15a和LDD区15b的每一个包含导电类型与杂质区14a和杂质区14b中包含的杂质的导电类型相同的杂质，而杂质浓度低于杂质区14a和杂质区14b的杂质浓度。沟道区16是有意不掺杂杂质的非掺杂区，或者是包含浓度非常低的杂质的区域。例如，使沟道区16的杂质浓度不高于1x1017cm-3。杂质区17设置在沟道区16下方，并且是包含的杂质的浓度高于沟道区16的浓度的区域。杂质区17也称为屏蔽层(screen layer)。杂质区17包含预定浓度的杂质，杂质区17包含的杂质的导电类型与用作源极区或漏极区的杂质区14a和杂质区14b中包含的杂质的导电类型不同。通过这个杂质区17的本文档来自技高网...

【技术保护点】
一种半导体器件，包括连接至第一电源的第一晶体管和第二晶体管，所述第一晶体管包括：第一栅极绝缘膜，设置在半导体衬底上方；第一栅极电极，设置在所述第一栅极绝缘膜上方；第一源极区和第一漏极区，在所述半导体衬底中分别设置在所述第一栅极电极的两侧，且包含第一导电类型的杂质；第一沟道区，在所述半导体衬底中设置在所述第一源极区与所述第一漏极区之间；以及第一杂质区，在所述半导体衬底中设置在所述第一沟道区下方，且包含与所述第一导电类型不同的第二导电类型的杂质，浓度高于所述第一沟道区，以及所述第二晶体管包括：第二栅极绝缘膜，设置在所述半导体衬底上方；第二栅极电极，设置在所述第二栅极绝缘膜上方；第二源极区和第二漏极区，在所述半导体衬底中分别设置在所述第二栅极电极的两侧，且包含所述第一导电类型的杂质；第二沟道区，在所述半导体衬底中设置在所述第二源极区与所述第二漏极区之间；以及第二杂质区，在所述半导体衬底中设置在所述第二沟道区下方，且包含所述第二导电类型的杂质，浓度高于所述第二沟道区，其中所述第一栅极绝缘膜的厚度大于所述第二栅极绝缘膜的厚度。

【技术特征摘要】
2015.03.26 JP 2015-0640261.一种半导体器件，包括连接至第一电源的第一晶体管和第二晶体管，所述第一晶体管包括：第一栅极绝缘膜，设置在半导体衬底上方；第一栅极电极，设置在所述第一栅极绝缘膜上方；第一源极区和第一漏极区，在所述半导体衬底中分别设置在所述第一栅极电极的两侧，且包含第一导电类型的杂质；第一沟道区，在所述半导体衬底中设置在所述第一源极区与所述第一漏极区之间；以及第一杂质区，在所述半导体衬底中设置在所述第一沟道区下方，且包含与所述第一导电类型不同的第二导电类型的杂质，浓度高于所述第一沟道区，以及所述第二晶体管包括：第二栅极绝缘膜，设置在所述半导体衬底上方；第二栅极电极，设置在所述第二栅极绝缘膜上方；第二源极区和第二漏极区，在所述半导体衬底中分别设置在所述第二栅极电极的两侧，且包含所述第一导电类型的杂质；第二沟道区，在所述半导体衬底中设置在所述第二源极区与所述第二漏极区之间；以及第二杂质区，在所述半导体衬底中设置在所述第二沟道区下方，且包含所述第二导电类型的杂质，浓度高于所述第二沟道区，其中所述第一栅极绝缘膜的厚度大于所述第二栅极绝缘膜的厚度。2.根据权利要求1所述的半导体器件，其中所述第一电源具有不高于1V的电压。3.根据权利要求1所述的半导体器件，其中包含在所述第一杂质区中的所述第二导电类型的杂质的浓度低于包含在所述第二杂质区中的所述第二导电类型的杂质的浓度。4.根据权利要求1所述的半导体器件，其中共用的偏压施加到所述第一晶体管和所述第二晶体管的所述半导体衬
\t底。5.根据权利要求1所述的半导体器件，其中单个偏压生成电路电连接至所述第一晶体管和所述第二晶体管的所述半导体衬底。6.根据权利要求1所述的半导体器件，还包括：第三晶体管，连接至电压高于所述第一电源的第二电源，所述第三晶体管包括：第三栅极绝缘膜，设置在所述半导体衬底上...

【专利技术属性】
技术研发人员：江间泰示，安田真，藤田和司，
申请(专利权)人：三重富士通半导体股份有限公司，
类型：发明
国别省市：日本;JP