对改进型晶体管的源/漏延伸控制制造技术

本公开涉及对改进型晶体管的源/漏延伸控制。提供一种不进行晕环注入的晶体管，包括：栅极；源极区；漏极区；无掺杂外延生长的沟道层，位于所述栅极下方，并且在所述源极区与所述漏极区之间延伸；第一高掺杂层，位于所述沟道层下方，并且能够与所述沟道层共同延伸；第二高掺杂层，位于所述第一高掺杂层下方，并且能够与所述第一高掺杂层共同延伸；注入的源极/漏极延伸部，位于所述栅极下方，并且从所述源极区和所述漏极区朝向彼此延伸。本发明专利技术能够允许具有改进布局的较小晶体管的制造，允许改进型的可拉伸膜放置或源极/漏极应变工程，简化了工艺流程，并消除或极大地减少了归因于对准不良或不正确的晕环注入所致的故障。

【技术实现步骤摘要】
对改进型晶体管的源/漏延伸控制本申请是申请号为201180058243.5、申请日为2011年11月30日、专利技术名称为“对改进型晶体管的源/漏延伸控制”的专利技术专利申请的分案申请。
本公开涉及用于形成具有改进的操作特性的改进型(advanced)晶体管的结构和工艺，所述结构包括改进的沟道、源/漏延伸部、栅极间隔体(spacer)或减少的沟道掺杂剂污染，本公开还涉及包括该改进型晶体管的集成电路和系统。
技术介绍
将更多的晶体管安装在单个管芯上对减小电子设备的成本并提高其功能性能力来说是合乎需要的。半导体制造商所使用的常见策略是仅仅减小场效应晶体管(FET)的栅极尺寸并成比例地缩小晶体管源极、漏极和晶体管之间的所需互连的面积。然而，由于被称为“短沟道效应”的现象，简单的成比例缩小并不总是可能的。短沟道效应当在晶体管栅极之下的沟道长度在大小上比得上工作的晶体管的耗尽深度的时候特别严重，并短沟道效应可包括阈值电压的减小、严重的表面散射、漏致势垒降低(DIBL)、源极/漏极穿通和电子迁移率问题。减轻一些短沟道效应的常规方法可包括在源极和漏极周围的口袋注入物(pocketimplant)或晕环注入物(haloimplant)的注入。晕环注入关于晶体管源极和漏极可以是对称的或非对称的，且晕环注入典型地提供在晶体管阱与源极和漏极之间的较平滑的掺杂梯度。然而，虽然这样的注入提高了一些电气特性(例如阈值电压滚降和漏致势垒降低)，但产生的增加的沟道掺杂可能不利地影响电子迁移率并减小沟道跨导，这主要由于在沟道中增加的掺杂剂散射。很多半导体制造商试图通过使用新的晶体管类型(包括全部或部分地耗尽的绝缘体上硅(SOI)晶体管)来减小短沟道效应。SOI晶体管被构建在覆在绝缘体层上的薄硅层上，具有使短沟道效应最小化的无掺杂或低掺杂沟道，且不需要用于操作的深阱注入。遗憾的是，建立适当的绝缘体层是昂贵的且难以实现。现代SOI技术可使用硅晶片，但往往需要昂贵和耗费时间的额外晶片处理步骤来制作绝缘氧化硅层，绝缘氧化硅层在器件级单晶硅的表面层之下延伸跨过整个晶片。在硅晶片上制作这样的氧化硅层的一种常见的方法包括氧的高剂量离子注入和高温退火以在体块(bulk)硅晶片中形成隐埋氧化物(BOX)层。可替代地，可通过将硅晶片粘合到在其表面上具有氧化层的另一硅晶片(“柄(handle)”晶片)来制造SOI晶片。然而，BOX形成和层转移都往往是具有相对高的故障率的代价高的制造技术。因此，SOI晶体管的制造对很多领先的制造商来说不是在经济上有吸引力的解决方案。包括处理“浮体”效应的晶体管再设计的成本、开发新的SOI特定的晶体管工艺的需要以及被加到SOI晶片成本中的其它电路变化在内的各种因素使这些解决方案在很多情况下不令人满意。被研究的另一可能的改进型晶体管使用多栅晶体管，多栅晶体管如同SOI晶体管，通过在沟道中具有很少掺杂或没有掺杂来最小化短沟道效应。通常被称为finFET(由于部分地被栅极围绕的鳍形沟道)，针对具有28纳米或更小的晶体管栅极尺寸的晶体管，提出finFET晶体管的使用。但是再次，像SOI晶体管一样，虽然移到完全新的晶体管结构解决了一些短沟道效应问题，但它产生其它问题，常常需要比SOI甚至更多的大量晶体管布局再设计。考虑到可能需要复杂非平面晶体管制造技术来制造finFET，以及考虑到在建立针对finFET的新工艺流程时的未知困难，制造商不情愿投资于能够制造finFET的半导体制造设备。包括基本上无掺杂的沟道以及设定工作的晶体管的耗尽深度的高掺杂的、深度隐埋的“屏蔽”层的深度耗尽沟道(DDC)晶体管有潜力作为对SOI和finFET晶体管的具成本效益和可制造的备选方案。与使用重掺杂沟道的常规晶体管比较，无掺杂沟道的使用可基本上减少阈值电压的变化，阈值电压的变化归因于沟道中的随机掺杂剂波动。阈值电压变化的严格控制也可使晶体管设计者能够减小晶体管工作电压，和/或能够创造快速切换(低阈值电压晶体管)或在稍微较慢地切换的同时节省功率(高阈值电压晶体管)的晶体管。与SOI晶体管不同，DDC晶体管的结构和工艺往往不需要BOX或在沟道之下的其它绝缘层以对阈值电压进行严格控制；并且与finFET不同，DDC晶体管往往不需要用于操作的电路布局的昂贵再设计。DDC晶体管在Suvolta有限公司(本专利申请的受让人)拥有的下面的专利申请中被更详细地描述：标题为“ElectronicDevicesandSystems,andMethodsforMakingandUsingtheSame”的申请号12/708497的申请；标题为“LowPowerTransistors,Systems,andProcessImprovements”的申请号61/323255的申请；以及标题为“DiverseandLowPowerTransistors,SystemsandProcessImprovements”的申请号61/357492的申请。通过引用将上述专利申请的全部内容并入本文阈值电压控制以及DDC晶体管的有效工作可能需要仔细关注无掺杂沟道特征，包括沟道长度、深度和在与沟道接触的源极/漏极处的掺杂剂梯度。遗憾的是，用于控制沟道间隔并减小短沟道效应的传统技术可能需要源极/漏极延伸(一般通过在栅极间隔体之下的向外扩散形成)或晕环注入(haloimplant)以减小源极/漏极结梯度。可以通过使用与源极和漏极相同的掺杂类型的低能量掺杂剂注入物来朝着彼此延伸源极/漏极，从而建立源极/漏极延伸部(也被称为轻掺杂漏极-“LDD”)，以稍微减小沟道长度。晕环注入可通过在源极/漏极周围的反掺杂剂的高角度注入来建立，反掺杂剂的高角度注入帮助防止漏极耗尽区过度扩展到晶体管沟道中。遗憾的是，常规源极/漏极延伸和晕环注入都可能以不需要的注入物来引起沟道的污染，该污染减少或破坏具有DDC结构的无掺杂沟道或晶体管的优点。当牵涉到支持多晶体管类型或需要多次注入的管芯时，沟道掺杂剂污染的问题可能变得甚至更严重。多次注入增加掺杂剂扩散到沟道中的概率，每次注入变成沟道污染的可能来源。此外，每个单独的源极/漏极延伸和晕环注入工艺步骤可由于清洁(灰化ashing)步骤而引起衬底层的硅侵蚀，并可能由于侧向氧化冒损坏晶体管栅极介电角的危险。在“片上系统”、微处理器或混合信号处理器以及很多其它改进型器件(例如存储器、FPGA或模拟/数字传感器)中，常常在每个管芯中使用数十个单独的源极/漏极延伸和晕环注入，每个注入工艺步骤引入更多的掺杂剂污染，使晶体管栅极结构稍微退化，并增加晶体管故障的风险。甚至在源极/漏极延伸和晕环注入工艺步骤之间的简单的时间延迟也可引起栅极介电层对氧化的增加的暴露，该氧化损坏栅极介电。虽然已建议使用氮化硅的“L”形间隔体来保护栅极介电在多个源极/漏极延伸和晕环注入工艺步骤期间免受侧向氧化“角”攻击，但是形成L间隔体所需的空间通常减小晶体管内间隔，并使其它处理步骤(例如可拉伸膜的生长或放置或源极/漏极应力注入)复杂化。
技术实现思路
根据本专利技术的一个方案，提供一种不进行晕环注入的晶体管，包括：栅极；源极区；漏极区；无掺杂外延生长的沟道层，位于所述栅极下方，并且在所述源极区与所述漏极区之间延伸；第一高掺杂层，本文档来自技高网...

【技术保护点】
一种不进行晕环注入的晶体管，包括：栅极；源极区；漏极区；无掺杂外延生长的沟道层，位于所述栅极下方，并且在所述源极区与所述漏极区之间延伸；第一高掺杂层，位于所述沟道层下方，并且能够与所述沟道层共同延伸；第二高掺杂层，位于所述第一高掺杂层下方，并且能够与所述第一高掺杂层共同延伸；注入的源极/漏极延伸部，位于所述栅极下方，并且从所述源极区和所述漏极区朝向彼此延伸。

【技术特征摘要】
2010.12.03 US 12/960,2891.一种不进行晕环注入的晶体管，包括：栅极；源极区；漏极区；无掺杂外延生长的沟道层，位于所述栅极下方，并且在所述源极区与所述漏极区之间延伸；第一高掺杂层，位于所述沟道层下方，并且能够与所述沟道层共同延伸；第二高掺杂层，位于所述第一高掺杂层下方，并且能够与所述第一高掺杂层共同延伸；注入的源极/漏极延伸部，位于所述栅极下方，并且从所述源极区和所述漏极区朝向彼此延伸。2.根据权利要求1所述的晶体管，其中所述第一高掺杂层建立所述晶体管的阈值电压。3.根据权利要求1所述的晶体管，其中所述第二高掺杂层设定所述晶体管的耗尽深度。4.根据权利要求1所述的晶体管，其中所述第二高掺杂层的掺杂剂浓度大于所述第一高掺杂层的掺杂剂浓度。5.根据权利要求1所述的晶体管，还包括：穿通抑制层，位于所述第二高掺杂层下方。6.根据权利要求5所述的晶体管，其中所述穿通抑制层的掺杂剂浓度小于所述第二高掺杂层的掺杂剂浓度。7.根据权利要求1所述的晶体管，还包括：单个间隔体，与所述栅极相接触，以将所述栅极与所述源极区和所述漏极区分离。8.根据权利要求1所述的晶体管，其中所述沟道层与所述第一高掺杂层相接触。9.根据权利要求1所述的晶体管，其中所述沟道层与所述源极区和所述漏极区相接触。10.根据权利要求1所述的晶体管，其中所述无掺杂的沟道层、所述第一高掺杂层和所述第二高掺杂层是分开的多个不同的层。11.根据权利要求1所述的晶体管，其...

【专利技术属性】
技术研发人员：P·拉纳德，L·希弗伦，S·R·松库沙莱，
申请(专利权)人：三重富士通半导体股份有限公司，
类型：发明
国别省市：日本,JP