一种晶体管包括源极、漏极与栅极。源极包括一ｐ型掺杂的ｐ型基体、与ｐ型基体重迭的一ｐ＋区域、在ｐ＋区域附近而与ｐ型基体重迭的一ｎ＋区域、以及仅位于晶体管的源极区域中的一ｎ型掺杂的源极、重度双重扩散（ＳＨＤＤ）区域，该ＳＨＤＤ区域具有的深度约等于第一ｎ＋区域的深度，并且该ＳＨＤＤ区域与该第一ｎ＋区域重迭；漏极包括一第二ｎ＋区域以及与该第二ｎ＋区域重迭的一ｎ型掺杂的浅漏极；栅极包括一栅极氧化物与位于该栅极氧化物上的一传导材料。ＳＨＤＤ区域进一步侧向延伸超过栅极氧化物下方的第一ｎ＋区域；ＳＨＤＤ区域的注入所使用的一掺质浓度高于该ｎ型掺杂的浅漏极的掺质中所使用的浓度，但低于该第一ｎ型掺杂的ｎ＋区域的掺质中所使用的浓度。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及半导体装置。
技术介绍
电压调节器(如DC对DC转换器)用于对电子系统提供稳定电压，其中切换式电 压调节器(或简称为「切换式调节器」)是目前已知的一种DC对DC转换器的有效类型。切 换式调节器藉由将一输入DC电压转换为高频率电压、并过滤高频率输入电压以产生该输 出DC电压而产生一输出电压；特别是，切换式调节器包括一开关以交替地耦合与解耦一输 入DC电压源(例如电池)与一负载(例如一集成电路)。输出滤波器(一般包括一电感器 与一电容器)，耦合在输入电压源与负载之间，以过滤开关的输出并因此提供输出DC电压。 控制器(例如一脉宽调变器或一脉频调变器)控制该开关以维持一实质上固定的输出DC 电压。LDMOS晶体管一般使用于切换式调节器，这是因为其关于特定导通电阻(Rdson) 与漏极对源极的崩溃电压(BVd_S)之间的折衷(tradeoff)性能。传统LDMOS晶体管一般 是通过复杂的工序而制造为具有最佳装置性能特征，例如通过双极-CMOS(BiCMOS)工序或 双极-CM0S-DM0S (BCD)工序，其包括一或多个不与亚微米CMOS工序兼容的工序步骤，一般 是在生产大容量数字CMOS装置(例如0. 5 μ m的DRAM生产技术)中专门的制造商所使用， 其在下文将进一步详细说明；因此，传统LDMOS晶体管一般并非制造于这种制造商处。现将说明专从事于数字与混合讯号CMOS装置生产大容量的制造商所使用的一般 亚微米CMOS工序(在本文中称之为亚微米CMOS工序)。亚微米CMOS工序一般是用以制 造亚微米CMOS晶体管，亦即具有的通道长度低于1 μ m的PMOS晶体管及/或NMOS晶体管。 图1表示通过亚微米CMOS工序而制造在一 ρ型基板104上的PMOS晶体管100与NMOS晶 体管102 ；PMOS晶体管100是注入在一 CMOS η型阱106中。PMOS晶体管100包括一源极 区域108与一漏极区域110，其分别具有ρ型掺杂的ρ+区域112与114。PMOS晶体管100 还包括栅极116，其由栅极氧化物118与多晶硅层120所形成。NMOS晶体管102是注入在 CMOS ρ型阱122中，NMOS晶体管102还包括一源极区域124与一漏极区域126，其分别具 有η型掺杂的η+区域128与130。NMOS晶体管102还包括由栅极氧化物134与多晶硅层 136所形成的栅极132。图2说明了一种可用于制造大容量亚微米CMOS晶体管(例如图1所示的CMOS晶 体管)的亚微米CMOS工序200。工序200开始于形成一基板(步骤202)，该基板可为一 ρ 型基板或一 η型基板；参照图1，CMOS晶体管是制造在一 ρ型基板104上。在基板中注入 PMOS晶体管的CMOS η型阱106与NMOS晶体管的CMOS ρ型阱122 (步骤204)。形成每一 个CNOS晶体管的栅极氧化物118、134，并进行CMOS通道调整注入以控制每一个CMOS晶体 管的临界电压(步骤206)。分别在栅极氧化物118、134上方沉积一多晶硅层120、136(步 骤208)。注入PMOS晶体管的ρ+区域与NMOS晶体管的η+区域(步骤210)。ρ+区域112、114与η+区域128、130为高掺杂，且其提供低电阻的欧姆接触。在亚微米CMOS工序中，η+ 区域的形成一般会通过三道步骤的工序而执行于如下的单一屏蔽及光微影步骤1)注入 一轻度掺杂的η+杂质区域，2)形成一氧化物间隔物，以及3)注入一重掺杂η+杂质区域。 P+区域的形成是以类似的方式进行。这种η+与ρ+区域的形成使晶体管可具有增进的热载 子性能。专从事于大容量数字CMOS装置生产的制造商通常具有与制造商的亚微米CMOS工 序有关的固定参数，这些固定参数一般是经最佳化以供数字亚微米CMOS晶体管的大量生 产所用。举例而言，在工序步骤206中，CMOS通道调整注入通常具有一般为固定的热预算， 并具有针对大量生产亚微米CMOS晶体管而最佳化的参数。如上所述，传统LDMOS晶体管一般是通过复杂工序来实现最佳化的装置性能，例 如BiCMOS工序或BCD工序，其包括了一或多个不与为数字亚微米CMOS晶体管量产而最佳 化的亚微米CMOS工序兼容的工序步骤。图3A说明了一种传统LDMOS晶体管300，其通过BiCMOS工序而制造于ρ型基板 302上。LDMOS晶体管300包括了具有一 η型掺杂的η+区域306、一 ρ型掺杂的ρ+区域308 与一 P型掺杂的P型基体310的源极区域304。LDMOS晶体管300也包括了具有一 η型掺杂 的η+区域314与一 η型阱(HV η型阱)316的漏极区域302、以及栅极318，其包括一栅极 氧化物320与一多晶硅层322。在BiCMOS工序中，栅极氧化物320、以及BiCMOS工序中制 造的任何CMOS晶体管的栅极氧化物是在η+区域306与ρ型基体310的注入之前形成；因 此，BiCMOS工序允许栅极318在η+区域306与ρ型基体310的注入期间作为屏蔽使用，亦 即，η+区域306与ρ型基体310会相对栅极318进行自对准。η+区域306与ρ型基体310 的自对准侧向双重扩散形成了 LDMOS晶体管300的通道。这种类型的自对准侧向双重扩散 无法轻易整合于亚微米CMOS工序中，因为后续与自对准双重扩散有关的驱动步骤(或热预 算)会中断与亚微米CMOS工序步骤有关的热预算(例如步骤206)，且需要对分配至亚微米 CMOS工序步骤的热预算进行重新设计。亦即，自对准双重扩散通常包括长时间和高温的驱 动步骤，其可使亚微米CMOS晶体管的特性(例如临界电压)偏移。在LDCMOS晶体管300的区域(a)中的侧向掺杂轮廓控制了导通电阻Rdson的折 衷性能以及漏极对源极崩溃电压BVd_s ；区域(b)中的垂直掺杂轮廓决定了 LDMOS晶体管 的漏极对源极崩溃电压BVd_s ；而区域(c)中的夹止(pinch-off)掺杂轮廓决定了 LDMOS晶 体管的源极对基板夹通崩溃电压BVs_sub。对于具浮动操作需求的LDMOS晶体管而言(例 如在同步降压电路配置中作为高压侧控制开关的LDMOS晶体管)，源极对基板夹通崩溃电 压BVs_sub是一种重要的参数。图3B说明了 一种传统LDMOS晶体管330，其是通过B⑶工序而制造于ρ型基板332 上。LDMOS晶体管330包括了具有一 η型掺杂的η+区域336、一 ρ型掺杂的ρ+区域338与 一 P型掺杂的P型基体340的源极区域334。LDMOS晶体管330也包括了具有一 η型掺杂的 η+区域344和一 η型层(HV η型磊晶层)346的漏极区域342、以及栅极348，其包括一栅极 氧化物350与一多晶硅层352。与BiCMOS工序相同的是，在B⑶工序中，栅极氧化物350、 以及BCD工序中制造的任何CMOS晶体管的栅极氧化物是于η+区域336与ρ型基体340的 注入之前形成。在B⑶工序中，可于P型基板332上成长一 η+埋藏层以增进LDMOS晶体管的源极6对基板夹通崩溃电压。这种方式提供了导通电阻Rdson与LDMOS晶体管的漏极对源极崩溃 电压BVd_S之间的较佳折衷性能，这是因为LDMOS晶体管的侧本文档来自技高网...
【技术保护点】
一种晶体管的制造方法，该晶体管在一基板上具有一源极区域、一漏极区域和一栅极区域，该方法包括：在该基板的一表面中注入一ｎ型掺杂的ｎ型阱；在该晶体管的一源极区域与一漏极区域之间形成一栅极氧化物；用一传导材料覆盖该栅极氧化物；在该晶体管的该源极区域中注入一ｐ型掺杂的ｐ型基体；在该晶体管的该源极区域中注入一第一ｎ型掺杂的ｎ＋区域，以与该ｐ型基体重迭；仅在该晶体管的该源极区域中注入一源极、重度双重扩散（ＳＨＤＤ）区域以与该ｐ型基体重迭，该ＳＨＤＤ区域是一ｎ型掺杂区域，其注入的深度约与该第一ｎ型掺杂的ｎ＋区域相等，该ＳＨＤＤ区域还侧向延伸超过该栅极氧化物下方的该第一ｎ型掺杂的ｎ＋区域，该ＳＨＤＤ区域的一部分与该第一ｎ型掺杂的ｎ＋区域的一部分重迭；在该晶体管的该源极区域中注入一ｐ型掺杂的ｐ＋区域，该ｐ型掺杂的ｐ＋区域位于该第一ｎ型掺杂的ｎ＋区域的邻近处；在该晶体管的该漏极区域中注入一第二ｎ型掺杂的ｎ＋区域；以及在该漏极区域中注入一ｎ型掺杂的浅漏极，其中该ＳＨＤＤ区域的注入所使用的掺质浓度高于该ｎ型掺杂的浅漏极的掺质中所使用的浓度，但低于该第一ｎ型掺杂的ｎ＋区域的掺质中所使用的浓度。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：马可A苏尼加，尤普东，
申请(专利权)人：沃特拉半导体公司，
类型：发明
国别省市：US[美国]
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