一种基于源体异质结的单晶体管DRAM单元及其制备方法。该方法包括以下步骤：在绝缘体上硅晶片的顶层中形成SiGe外延层；对SiGe外延层进行表面干氧氧化工艺，以形成第一导电类型SiGe区，并且该表面干氧氧化工艺一直进行到使得该第一导电类型SiGe区中的锗含量达到的摩尔比让该第一导电类型SiGe体区的价带位置高于该绝缘体上硅晶片的顶层材料的价带位置后才停止；以及在经过上述处理的绝缘体上硅晶片中形成包括源体异质结的NMOS晶体管，该NMOS晶体管即该单晶体管，其中该第一导电类型SiGe区包括体区和漏极区，该体区位于待要形成的该NMOS晶体管的栅极下方，而该漏极区位于该体区一侧且对应于该NMOS晶体管的漏区。本发明专利技术可以有效降低工作电压，同时又增大了信号裕度。
【技术实现步骤摘要】
本专利技术一般涉及一种无电容式(Capacitorless)动态随机存取存储器(DRAM)制备方法，尤其涉及一种基于源体异质结的单晶体管动态随机存取存储器(IT-DRAM)单元结构及其制备方法。
技术介绍
随着半导体集成电路器件特征尺寸的不断缩小，对于传统的单晶体管/单电容(1T/1C)嵌入式(embedded)DRAM单元而言，其电容一般包括堆叠式电容(stack capacitor)或者深沟槽式电容(de印-trench capacitor)等，为了获得足够的存储电容量 (一般要求30fF/单元)，所述DRAM单元的电容制备工艺将越来越复杂，并且与逻辑器件工艺兼容性也越来越差。因此，与逻辑器件兼容性良好的无电容DRAM将在超大规模集成电路 (VLSI)中的高性能嵌入式DRAM领域具有良好发展前景。其中IT-DRAM(one transistor dynamic random access memory)因其单元尺寸只有4F2而成为目前无电容DRAM的研究热点ο目前，研究得最多的IT-DRAM是基于SOI (Silicon-on-Insulator)的结构，由于埋氧层的存在，可以有效实现体区空穴积累，增大了读“0”和读“1”状态之间输出电流差额， 即增大了信号裕度(margin)。但基于SOI结构的IT-DRAM存在的以下两方面问题1、体区电势受体区与源区和漏区的空穴势垒限制，由于常规硅半导体禁带宽度有限，体电势的变化受到限制，阈值电压的变化较小(一般只有0. 3V左右)，这使得读出的信号电流较小。2、碰撞电离受体漏势垒控制，应采用比常规硅半导体禁带宽度更窄的半导体作为漏区，以增大碰撞电离效应，增大体区空穴产生速率，增大IT-DRAM单元的读写速率。因此，现有的IT-DRAM仍然存在以下的缺陷例如，晶体管的工作电压过高，以及在读“0”和读“ 1”状态下的源漏电流之间差额较小，从而造成信号裕度较小、不利于DRAM 的工作稳定性等问题。
技术实现思路
为了克服现有技术的缺陷，本专利技术提出一种基于源体异质结的单晶体管DRAM单元及其制备方法。具体而言，本专利技术针对VLSI中在高性能嵌入式DRAM领域具有良好发展前景的无电容式IT-DRAM单元结构，提出一种基于P-SiGe体区(body)+N+-Si源区(source) 结构的IT-DRAM单元工艺制备方法，用以降低IT-DRAM单元的工作电压，同时又增大读“0” 和读“ 1，，之间的输出电流的差额，即增大信号裕度(margin)。为实现上述目的，本专利技术提供一种基于源体异质结的单晶体管DRAM单元的制备方法，其包括以下步骤在绝缘体上硅晶片的顶层中形成SiGe外延层；对该SiGe外延层进行表面干氧氧化工艺，以形成第一导电类型SiGe区，并且该表面干氧氧化工艺一直进行到使得该第一导电类型SiGe区中的锗含量达到的摩尔比导致该第一导电类型SiGe体区的价带位置高于该绝缘体上硅晶片的顶层材料的价带位置后才停止；以及在经过上述处理的绝缘体上硅晶片中形成包括源体异质结的NMOS晶体管，该NMOS晶体管即该单晶体管，其中该第一导电类型SiGe区包括体区和漏极区，该体区位于待要形成的该NMOS晶体管的栅极下方，而该漏极区位于该体区一侧且对应于待要形成的该NMOS晶体管的漏区。根据本专利技术的实施例，其中形成SiGe外延层包括以下步骤在该绝缘体上硅晶片的顶层上进行硬掩模层沉积，并通过光刻和蚀刻工艺在该硬掩模层上形成体区及漏区窗口 ；在该体区及漏区窗口中将该绝缘体上硅晶片的顶层蚀刻到留下一个薄层，作为SiGe外延的籽晶层；在该籽晶层上选择性外延生长SiGe，使得在该体区及漏区窗口内生长该SiGe 外延层直到与该绝缘体上硅晶片的顶层表面齐平；以及在形成该SiGe外延层之后，采用湿法蚀刻工艺去除该硬掩模层。根据本专利技术的实施例，其中在对该SiGe外延层进行表面干氧氧化工艺包括以下步骤对该绝缘体上硅晶片的其上形成有该SiGe外延层的表面进行干氧氧化工艺，以在该 SiGe外延层中形成该第一导电类型SiGe区，同时还在该绝缘体上硅晶片的整个表面上形成表面SiO2层；以及在停止干氧氧化工艺后，以湿法蚀刻工艺去除该表面SiA层。根据本专利技术的实施例，该方法还包括以下步骤在去除该表面5102层之后，在经过处理的绝缘体上硅晶片表面上外延生长Si衬层，且该Si衬层位于待要形成的该NMOS晶体管的栅极绝缘层下方。根据本专利技术的实施例，其中所形成的第一导电类型SiGe区为SihGe5x层，且 0. 01 彡 X 彡 0. 8。根据本专利技术的实施例，其中该NMOS晶体管还包括由第二导电类型Si材料制成的源区，在所述源区与该第一导电类型SiGe体区之间形成基于硅-锗硅的该源体异质结，以及通过对该第一导电类型SiGe区中的漏极区进行第二导电类型杂质离子重掺杂来形成由第二导电类型SiGe材料制成的漏区。为实现上述目的，本专利技术还提供一种基于源体异质结的单晶体管DRAM单元，其包括绝缘体上硅晶片；以及NMOS晶体管，形成在该绝缘体上硅晶片上，该NMOS晶体管包括 第一导电类型SiGe体区，形成在在该绝缘体上硅晶片的顶层中，其中该第一导电类型SiGe 体区中的锗含量达到的摩尔比导致该第一导电类型SiGe体区的价带位置高于该绝缘体上硅晶片的顶层材料的价带位置；漏区，由第二导电类型SiGe材料制成，且位于该第一导电类型SiGe体区一侧；以及源区，由第二导电类型Si材料制成，且位于该第一导电类型SiGe 体区另一侧；其中在该源区与该第一导电类型SiGe体区之间形成基于硅-锗硅的源体异质结。根据本专利技术的实施例，其中在该绝缘体上硅晶片的顶层中、在该NMOS晶体管的栅极和漏极下方形成该第一导电类型Si层的薄层，以作为籽晶层来选择性外延生长SiGe外延层；以及通过对该SiGe外延层进行表面干氧氧化工艺来形成第一导电类型SiGe区，该第一导电类型SiGe区具有相对于该SiGe外延层而向两侧延伸扩散的曲面形状，且该第一导电类型SiGe区包括体区和漏极区，其中该体区位于该NMOS晶体管的栅极下方，而该漏极区对应于该NMOS晶体管的漏区。根据本专利技术的实施例，所述单晶体管DRAM单元还包括Si衬层，位于该绝缘体上硅晶片的其上形成有该第一导电类型SiGe体区的表面上，并位于该NMOS晶体管的栅极绝缘层下方。根据本专利技术的实施例，其中该第一导电类型SiGe区为P型的SihGe5x层，且 0. 01 彡 X 彡 0. 8。对于P-SiGe体区而言，由于SiGe的禁带宽度比Si来得窄，使得IT-DRAM的碰撞电离效应增大，从而载流子产生速率增大，电流增益增大。而由于源区与P-SiGe体区之间的PN结为P-SiGe/N+-Si异质结，Si的价带与SiGe 的价带之间有一个偏移(offset)，Si的价带更低于SiGe的价带，因而它可以有效抑制在 “ 1”状态时体区空穴通过源体PN结流失，即有效克服了因为体区窄禁带宽度的P-SiGe而造成源体漏电增大问题。总之，基于P-SiGe体区+N+-Si源区的IT-DRAM单元可以有效降低工作电压，同时又增大了读“0”和读“1”之间的输出电流的差额，即增大了信号裕度(margin)。附图说明图1-图3为示出采用碰撞电离本文档来自技高网...
【技术保护点】
【技术特征摘要】
【专利技术属性】
技术研发人员：黄晓橹，陈玉文，
申请(专利权)人：上海华力微电子有限公司，
类型：发明
国别省市：
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