MOS晶体管源漏应力区的形成方法及MOS晶体管制作方法技术

一种MOS晶体管源漏应力区的形成方法，包括：提供半导体衬底，在所述半导体衬底上形成牺牲栅；对所述半导体衬底进行离子注入，在牺牲栅两侧的半导体衬底中形成非晶区；在所述半导体衬底上形成包含固有应力的介电层；对所述半导体衬底进行退火处理，在牺牲栅两侧的非晶区位置形成源漏应力区。本发明专利技术的MOS晶体管源漏应力区形成方法通过在栅极两侧的源漏区上直接形成包含固有应力的介电层来引入应力，这降低了应力薄膜填充源漏上方的难度，并大大提高了对沟道的应力转换比例。同时，通过源漏区位置预先非晶化的半导体衬底将应力转移到源漏区中，使得刻蚀原介质层、形成侧壁后沟道区的应力仍然保持，所述应力变化提高了载流子迁移率。

【技术实现步骤摘要】

本专利技术涉及半导体
，更具体地，本专利技术涉及一种MOS晶体管源漏应力区的形成方法及MOS晶体管制作方法。
技术介绍
随着集成电路制造技术的不断发展，MOS晶体管的特征尺寸也越来越小。然而，在 MOS晶体管特征尺寸不断缩小的同时，器件功耗与速度之间的矛盾日益凸显，并阻碍了集成电路技术的进一步发展。提高MOS晶体管沟道区的载流子迁移率是解决所述功耗-速度矛盾的有效手段。 在沟道区载流子迁移率大幅提升的基础上，MOS晶体管可以采用较低的电源电压以降低功耗；同时还可以保证器件有足够的电流驱动能力与速度。通常的，在沟道区引入应力来提高载流子迁移率是一种行之有效的方法。对于MOS晶体管而言，沟道区引入的应力可以改变衬底的晶格结构，进而影响沟道区的能带结构，从而影响沟道区的载流子迁移率。中国专利申请200610146392. 8即公开了一种采用双应力记忆技术(Mress Memory Technique, SMT)在MOS晶体管中引入应力的方法。在该方法中，在MOS晶体管的栅极结构(包含侧壁)形成之后，会分别在NMOS晶体管区域以及PMOS晶体管区域的半导体衬底上沉积具有张应力与压应力的薄膜，并通过后续的退火处理将所述应力薄膜中的应力引入MOS晶体管的沟道区中。对于NMOS晶体管而言，沟道区的张应力可以提升驱动电流 (对应于电子迁移率的提高)，而对于PMOS晶体管而言，沟道区的压应力可以提升驱动电流 (对应于空穴迁移率的提高)。然而，随着器件特征尺寸降低到45纳米以下，器件间距越来越小。相应的，栅极两侧的源漏区上可以用于沉积应力薄膜的区域也越来越窄，特别在侧壁形成之后，已很难再在衬底上沉积应力分布较为均勻的薄膜。
技术实现思路
本专利技术解决的问题是提供一种MOS晶体管源漏应力区的形成方法及MOS晶体管制作方法，以简便易行的方法在MOS晶体管的沟道区中引入了应力，所述引入的应力提高了沟道区载流子迁移率，进而提高了 MOS晶体管的驱动能力。为解决上述问题，本专利技术提供了一种MOS晶体管源漏应力区的形成方法，包括提供半导体衬底，在所述半导体衬底上形成牺牲栅；对所述半导体衬底进行离子注入，在牺牲栅两侧的半导体衬底中形成非晶区；在所述半导体衬底上形成包含固有应力的应力介电层； 对所述半导体衬底进行退火处理，在牺牲栅两侧的非晶区位置形成源漏应力区。可选的，为形成MOS晶体管，还包括在形成源漏应力区后，各向异性刻蚀所述应力介电层，在牺牲栅两侧形成侧壁；在形成侧壁之后，在牺牲栅两侧的半导体衬底中形成浅、深掺杂区；采用栅极替换工艺在所述侧壁间形成金属栅极与高k介电材料形成的栅介电层。与现有技术相比，本专利技术具有以下优点1.具有固有应力的应力介电层形成于不包含侧壁的半导体衬底及栅极上，栅极两侧待形成源漏区的区域仍具有较宽的面积，这大大降低了应力薄膜的形成难度；2.应力层通过源漏区位置预先非晶化的半导体衬底将应力转移到源漏区中，并影响沟道区的应力特性，所述沟道区的应力变化提高了载流子迁移率，进而增强了 MOS晶体管的驱动能力。附图说明图1示出了本专利技术MOS晶体管源漏应力区形成方法的流程。图2至图9示出了采用本专利技术MOS晶体管源漏应力区的形成方法制作CMOS晶体管的流程。具体实施例方式为使本专利技术的上述目的、特征和优点能够更加明显易懂，下面结合附图对本专利技术的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本专利技术，但是本专利技术还可以采用其他不同于在此描述的其它方式来实施，因此本专利技术不受下面公开的具体实施例的限制。正如
技术介绍
部分所述，现有技术往往通过在包含有侧壁的栅极结构两侧沉积应力薄膜以引入应力。但随着器件特征尺寸降低到45纳米以下，器件间距越来越小，栅极两侧的源漏区上可以用于沉积应力薄膜的区域也越来越窄，特别在侧壁形成之后，已很难再在衬底上沉积应力分布较为均勻的薄膜。针对上述问题，本专利技术的专利技术人提供了一种采用应力记忆技术在MOS晶体管源漏形成应力区的方法。在采用该方法制作MOS晶体管的过程中，通过在栅极两侧待形成源漏区的区域上直接沉积包含固有应力的应力介电层来引入应力。由于所述应力介电层形成于不包含侧壁的半导体衬底及栅极上，栅极两侧仍具有较宽的面积，这大大降低了应力薄膜的形成难度。同时，所述应力介电层仍可通过各向异性刻蚀形成侧壁，这也减少了制作成本。参考图1，示出了本专利技术MOS晶体管源漏应力区形成方法的流程，包括执行步骤S102，提供半导体衬底，在所述半导体衬底上形成牺牲栅(dummy gate)。执行步骤S104，对所述半导体衬底进行离子注入，在牺牲栅两侧的半导体衬底中形成非晶区。执行步骤S106，在所述半导体衬底上形成包含固有应力的应力介电层。执行步骤S108，对所述半导体衬底进行退火处理，在牺牲栅两侧的非晶区位置形成源漏应力区。所述步骤执行后，即可在半导体衬底中形成具有一定应力的沟道区。所述沟道区引入的应力可以有效提升载流子迁移率，进而增强器件的驱动能力。为制作MOS晶体管，在上述步骤实施后，本专利技术的MOS晶体管制作方法还包括各向异性刻蚀所述应力介电层，在牺牲栅两侧形成侧壁；在牺牲栅两侧的半导体衬底中形成浅、深掺杂区；采用栅极替换工艺在所述侧壁间形成金属栅极与高k介电材料形成的栅介电ο ο下面结合制作MOS晶体管的具体实施例，对本专利技术MOS晶体管源漏应力区的形成方法做进一步说明。参见图2至图9，示出了采用本专利技术MOS晶体管源漏应力区形成方法形成CMOS晶体管一个实施例的剖面结构示意图。如图2所示，提供半导体衬底201，其中，所述半导体衬底201具有P型掺杂区202 与N型掺杂区203，所述N型掺杂区203用于形成PMOS晶体管，而所述P型掺杂区202用于形成NMOS晶体管。所述P型掺杂区202与N型掺杂区203通过沟槽隔离区204隔离。在具体实施例中，所述半导体衬底201并不局限于单质硅衬底，还可以采用锗、锗硅、绝缘体上硅或其他半导体材料。接着，在所述半导体衬底201上依次形成伪栅介电层205、牺牲栅206以及硬掩膜层220。所述牺牲栅206采用多晶硅，采用类似MOS晶体管多晶硅栅极制作方法来形成所述牺牲栅206。所述硬掩膜层220作为刻蚀多晶硅并形成牺牲栅206的掩膜。依据具体实施例的不同，所述伪栅介电层205可以采用氧化硅或高k介电材料形成。如图3所示，在N型掺杂区203的半导体衬底201表面形成光刻胶层。之后，以所述光刻胶层为掩膜，对所述半导体衬底201进行非晶区离子注入，在P型掺杂区202的牺牲栅206两侧的半导体衬底201中形成非晶区208。在所述非晶区离子注入过程中，注入离子会撞击半导体衬底201中的原子，使所述原子偏离固有的晶格位置，从而将半导体衬底201表面附近的结晶结构破坏为非晶结构。此外，在所述半导体衬底201部分非晶化的同时，注入离子同时还将牺牲栅206的多晶硅非晶化。在具体实施例中，所述非晶区离子注入采用原子序数大于硅的半导体材料，或氩、 氪、氙等重惰性气体离子，或者其他重离子；注入剂量为lE+Hcm2至5E+15cnT2，注入后，非晶区208的深度为5纳米至30纳米。如图4所示，移除N型掺杂区203上的光刻胶层。接着，在所述半导体衬底201上形成包含固有应力的应力介电层209。本文档来自技高网...

【技术保护点】

【技术特征摘要】

【专利技术属性】
技术研发人员：梁擎擎，朱慧珑，钟汇才，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：