半导体装置制造方法及图纸

本发明专利技术提供一种能够抑制误触发的半导体装置。实施方式的半导体装置包括单元区域、栅极配线区域、及设置在单元区域与栅极配线区域之间的米勒箝位电路区域，且米勒箝位电路区域具有：SiC基板，具备第一面与第二面；n型第一源极区域，设置在SiC基板内的第一面；n型第一漏极区域；第一栅极绝缘膜；第一栅电极；p型第二源极区域，设置在SiC基板内的第一面，且电连接于第一源极区域；p型第二漏极区域；第二栅极绝缘膜；以及第二栅电极，与第一栅电极电连接；单元区域具有：n型第一SiC区域，设置在SiC基板内的第一面，且电连接于第二漏极区域；p型第二SiC区域；n型第三SiC区域；第三栅极绝缘膜；以及第三栅电极，电连接于第一源极区域及第二源极区域。

【技术实现步骤摘要】
[相关申请]本申请享有以日本专利申请2015-52278号(申请日：2015年3月16日)作为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
本专利技术的实施方式涉及一种半导体装置。
技术介绍
作为下一代半导体元件用的材料，期待SiC(碳化硅)。SiC与Si(硅)相比，具有带隙为3倍、击穿电场强度约为10倍、及导热率约为3倍的优异物性。如果有效利用该特性，那么能够实现低损耗且能进行高温动作的半导体元件。例如，使用SiC的MOSFET(Metal Oxide Semiconductor Field Effect Transistor，金属氧化物半导体场效应晶体管)与使用Si的双极性元件相比，能够实现低的接通电阻、快的开关速度。因此，例如作为倒相电路的开关元件而发挥优异的性能。倒相电路中存在误触发这一问题，误触发是因dV/dt变大而导致断开侧的开关元件的栅极电位上升，从而开关元件意外地进行接通动作。为了抑制误触发，有如下方法：使用米勒箝位电路(Miller Clamp Circuit)，在开关元件断开时使栅极与源极间短路，从而抑制栅极电位上升。
技术实现思路
本专利技术提供一种能够抑制误触发的半导体装置。实施方式的半导体装置包括单元区域、栅极配线区域、以及设置在所述单元区域与所述栅极配线区域之间的米勒箝位电路区域，且所述米勒箝位电路区域具有：SiC衬底，具备第一面与第二面；n型第一源极区域，设置在所述SiC衬底内的所述第一面；n型第一漏极区域，设置在所述SiC衬底内的所述第一面；第一栅极绝缘膜，设置在所述第一源极区域与所述第一漏极区域之间的所述第一面上；第一栅电极，设置在所述第一栅
极绝缘膜上；p型第二源极区域，设置在所述SiC衬底内的所述第一面，且电连接于所述第一源极区域；p型第二漏极区域，设置在所述SiC衬底内的所述第一面；第二栅极绝缘膜，设置在所述第二源极区域与所述第二漏极区域之间的所述第一面上；以及第二栅电极，设置在所述第二栅极绝缘膜上，且与所述第一栅电极电连接；所述单元区域具有：n型第一SiC区域，设置在所述SiC衬底内的所述第一面，且电连接于所述第二漏极区域；p型第二SiC区域，设置在所述第一SiC区域与所述第二面之间；n型第三SiC区域，设置在所述第二SiC区域与所述第二面之间；第三栅极绝缘膜，设置在所述第二SiC区域上；以及第三栅电极，设置在所述第三栅极绝缘膜上，且电连接于所述第一源极区域及所述第二源极区域。附图说明图1是实施方式的半导体装置的布局图。图2是实施方式的半导体装置的电路图。图3是实施方式的半导体装置的示意剖视图。具体实施方式以下，一边参照附图，一边对本专利技术的实施方式进行说明。此外，在以下的说明中，对相同的部件标注相同的符号，对于已经说明过一次的部件等，适当省略其说明。而且，在以下的说明中，n+、n、n-及p+、p、p-的表述表示各导电型中的杂质浓度的相对高低。也就是说n+表示n型杂质浓度较n相对较高，n-表示n型杂质浓度较n相对较低。而且，p+表示p型杂质浓度较p相对较高，p-表示p型杂质浓度较p相对较低。此外，也存在将n+型、n-型简记作n型，将p+型、p-型简记作p型的情况。杂质浓度例如能够通过SIMS(Secondary Ion Mass Spectrometry，二次离子质谱法)来测定。而且，杂质浓度的相对高低例如也能够根据以SCM(Scanning Capacitance Microscopy，扫描电容显微术)求出的载子浓度的高低来判断。本说明书中，所谓“SiC衬底”，是也包含例如通过外延生长而形成在衬底上的SiC层的概念。本实施方式的半导体装置包括单元区域、栅极配线区域、以及设置在单元区域与栅极配线区域之间的米勒箝位电路区域，且米勒箝位电路区域具有：SiC衬底，具备第一面与第二面；n型第一源极区域，设置在SiC衬底内的第一面；n型第一漏极区域，设置在SiC衬底内的第一面；第一栅极绝缘膜，设置在第一源极区域与第一漏极区域之间
的第一面上；第一栅电极，设置在第一栅极绝缘膜上；p型第二源极区域，设置在SiC衬底内的第一面，且电连接于第一源极区域；p型第二漏极区域，设置在SiC衬底内的第一面；第二栅极绝缘膜，设置在第二源极区域与第二漏极区域之间的第一面上；以及第二栅电极，设置在第二栅极绝缘膜上，且与第一栅电极电连接；单元区域具有：n型第一SiC区域，设置在SiC衬底内的第一面，且电连接于第二漏极区域；p型第二SiC区域，设置在第一SiC区域与第二面之间；n型第三SiC区域，设置在第二SiC区域与第二面之间；第三栅极绝缘膜，设置在第二SiC区域上；以及第三栅电极，设置在第三栅极绝缘膜上，且电连接于第一源极区域及第二源极区域。图1是本实施方式的半导体装置的布局图。本实施方式的半导体装置是使用SiC的纵型MOSFET。图1是从上表面观察本实施方式的MOSFET100时的布局图。MOSFET100是使用SiC衬底10而形成。MOSFET100包括单元区域100a、栅极配线区域100b、米勒箝位电路区域100c、基准配线区域100d、以及终端区域100e。单元区域100a是供纵型MOSFET的多个单元有规则地排列的区域。各单元的形状、配置并无特别限定。栅极配线区域100b具备传输栅极信号的栅极信号配线(第一栅极配线)1及传输栅极电压的高电平的栅极电压配线(第二栅极配线)2。米勒箝位电路区域100c设置在单元区域100a与栅极配线区域100b之间。在米勒箝位电路区域100c中，使用n型MOSFET与p型MOSFET构成米勒箝位电路。基准配线区域100d是与米勒箝位电路区域100c之间隔着单元区域100a而设置。基准配线区域100d中具备基准配线3，该基准配线3用来撷取连接至MOSFET100外的栅极驱动电路的脉冲产生器的基准电位。在MOSFET100的上表面具备源极电极(第一电极)4、栅极信号垫(第二电极)5、栅极电压垫(第三电极)6、以及基准电位垫(第四电极)7。在SiC衬底10上具备源极电极(第一电极)4、栅极信号垫(第二电极)5、栅极电压垫(第三电极)6、以及基准电位垫(第四电极)7。而且，在MOSFET100的下表面设置着未图示的漏极电极(第五电极)。对源极电极4施加源极电压。对栅极信号垫5输入栅极信号。对栅极电压垫6施加栅极电压的高电平。从基准电位垫7输出安装在外部的栅极驱动电路的脉冲产生器的基准电位。对漏极电极施加漏极电压。栅极信号垫5连接于栅极信号配线1。栅极电压垫6连接于栅极电压配线2。基准电位垫7连接于基准配线3。终端区域100e设置在SiC衬底10的最外周部。沿着终端区域100e的内侧设置源极电极4。图2是本实施方式的半导体装置的电路图。MOSFET100是在同一SiC衬底10上形成着SiC的纵型MOSFET(以下记作SiC-MOS)、与SiC的p型MOSFET(以下记作PMOS)及n型MOSFET(以下记作NMOS)。SiC-MOS形成在单元区域100a。PMOS与NMOS形成在米勒箝位电路区域100c。MOSFET100具备5个端子。5个端子为源极电极(Source：第一电极)4、栅极信号垫(Gate Signal本文档来自技高网...

【技术保护点】
一种半导体装置，其特征在于具备单元区域、栅极配线区域、以及设置在所述单元区域与所述栅极配线区域之间的米勒箝位电路区域，並且所述米勒箝位电路区域具有：SiC衬底，具备第一面与第二面；n型第一源极区域，设置在所述SiC衬底内的所述第一面；n型第一漏极区域，设置在所述SiC衬底内的所述第一面；第一栅极绝缘膜，设置在所述第一源极区域与所述第一漏极区域之间的所述第一面上；第一栅极电极，设置在所述第一栅极绝缘膜上；p型第二源极区域，设置在所述SiC衬底内的所述第一面，且电连接于所述第一源极区域；p型第二漏极区域，设置在所述SiC衬底内的所述第一面；第二栅极绝缘膜，设置在所述第二源极区域与所述第二漏极区域之间的所述第一面上；以及第二栅极电极，设置在所述第二栅极绝缘膜上，且与所述第一栅极电极电连接；所述单元区域具有：n型第一SiC区域，设置在所述SiC衬底内的所述第一面，且电连接于所述第二漏极区域；p型第二SiC区域，设置在所述第一SiC区域与所述第二面之间；n型第三SiC区域，设置在所述第二SiC区域与所述第二面之间；第三栅极绝缘膜，设置在所述第二SiC区域上；以及第三栅极电极，设置在所述第三栅极绝缘膜上，且电连接于所述第一源极区域及所述第二源极区域。...

【技术特征摘要】
2015.03.16 JP 2015-0522781.一种半导体装置，其特征在于具备单元区域、栅极配线区域、以及设置在所述单元区域与所述栅极配线区域之间的米勒箝位电路区域，並且所述米勒箝位电路区域具有：SiC衬底，具备第一面与第二面；n型第一源极区域，设置在所述SiC衬底内的所述第一面；n型第一漏极区域，设置在所述SiC衬底内的所述第一面；第一栅极绝缘膜，设置在所述第一源极区域与所述第一漏极区域之间的所述第一面上；第一栅极电极，设置在所述第一栅极绝缘膜上；p型第二源极区域，设置在所述SiC衬底内的所述第一面，且电连接于所述第一源极区域；p型第二漏极区域，设置在所述SiC衬底内的所述第一面；第二栅极绝缘膜，设置在所述第二源极区域与所述第二漏极区域之间的所述第一面上；以及第二栅极电极，设置在所述第二栅极绝缘膜上，且与所述第一栅极电极电连接；所述单元区域具有：n型第一SiC区域，设置在所述SiC衬底内的所述第一面，且电连接于所述第二漏极区域；p型第二SiC区域，设置在所述第一SiC区域与所述第二面之间；n型第三SiC区域，设置在所述第二SiC区域与所述第二面之间；第三栅极绝缘膜，设置在所述第二SiC区域上；以及第三栅极电极，设置在...

【专利技术属性】
技术研发人员：河野洋志，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：日本;JP