一次编程非易失性存储器及其读取感测方法技术

本发明专利技术涉及一种一次编程非易失性存储器及其读取感测方法。该一次编程非易失性存储器中具有一存储器阵列，连接至多条位线。该读取方法包括下列步骤：将所述位线预充电至一预充电电压；由该存储器阵列中决定一选定存储单元，其中该选定存储单元连接至所述位线中的一第一位线；将该选定存储单元所对应的该第一位线连接至该数据线，并将该数据线放电至一重置电压；接收该选定存储单元所输出的一存储单元电流，使得该数据线上的一电压电平由该重置电压开始变化；以及根据一比较电压以及该数据线上的该电压电平产生一输出信号。

【技术实现步骤摘要】

本专利技术涉及一种非易失性存储器及其读取感测方法，且特别是有关于一种一次编程(one time programmable，简称OTP)非易失性存储器及其读取感测方法。
技术介绍
众所周知，一次编程(OTP)非易失性存储器的OTP存储单元进行一次编程动作之后即决定OTP存储单元的储存状态，且OTP存储单元的储存状态无法再被更改。基本上，OTP存储单元可区分为熔丝型OTP存储单元(fuse OTP memory cell)与反熔丝型OTP存储单元(anti-fuse OTP memory cell)。举例来说，当反熔丝型OTP存储单元未进行编程(program)时，其为高阻抗(high impedance)的储存状态；反之，当反熔丝型OTP存储单元被编程时，其为低阻抗(low impedance)的储存状态。另外，当熔丝型OTP存储单元未进行编程时，其为低阻抗的储存状态；反之，当熔丝型OTP存储单元被编程时，其为高阻抗的储存状态。由于各种类型的OTP存储单元结构与特性不同，为了要能够正确的判断各种类型OTP存储单元的储存状态，所搭配的读取感测电路也会不同。请参照图1A至图1C，其所绘示为US8,223,526所揭示的反熔丝型OTP非易失性存储器、读取感测方法、与相关信号示意图。如图1A所示，非易失性存储器的存储器阵列中包括：预充电电路(precharge circuit)110、OTP存储单元102与104、字线WL1～Wli、位线BL1与BL2、隔离晶体管(isolation transistor)106与108、参考充电电路(reference charge circuit)REF、位线感测放大器(bitline sense amplifier)114。其中，OTP存储单元102与104为反熔丝型OTP存储单元。字线WL1～WL1连接至对应的OTP存储单元102与104。再者，OTP存储单元102与104分别连接至位线BL1与BL2。其中，预充电信号(precharge
signal)BLPCH用来控制预充电电路110，使得位线BL1与BL2被充电至预充电电压(precharge voltage)VPCH。另外，致能信号(enable signal)REF_EN用来控制参考充电电路REF，使得未被选定的位线BL1或BL2被充电至参考电压(reference voltage)。再者，隔离信号ISO控制隔离晶体管106与108，用以将位线BL1与BL2与感测线SL1与SL2之间的连接或不连接。再者，位线感测放大器114根据高逻辑电平致能信号(high logic level enable signal)H_EN与低逻辑电平致能信号(low logic level enable signal)L_EN来运作。如图1B所示的读取感测方法。以位线感测放大器114感测OTP存储单元102为例来进行说明。首先，如步骤200所示，将位线BL1与BL2以及感测线SL1与SL2预充电至第一供电电压(亦即预充电电压VPCH)。此时，由于隔离信号ISO为高电平，隔离晶体管106与108将位线BL1与BL2连接至对应的感测线SL1与SL2。接着，如步骤202所示，以读取电压VREAD来驱动选定字线。亦即，提供读取电压VREAD至字线WL1，而其他字线WL2～WLi则不驱动。同时，如步骤204所示，将参考电压充电至未选定的位线与感测线。亦即，位线BL2与感测线SL2会被充电至参考电压。接着，如步骤206所示，断开(decouple)选定OTP存储单元与感测线之间的连接关系。亦即，控制隔离信号ISO为低电平，隔离晶体管106与108断开位线BL1与BL2与感测线SL1与SL2之间的连接关系。之后，如步骤208所示，动作(activate)位线感测放大器114，即可感测出选定OTP存储单元的储存状态。如图1C所示的信号，其为读取OTP存储单元102的相关信号示意图，且读取OTP存储单元102为高阻抗的储存状态。由示意图可知，当预充电信号BLPCH为高电平的期间，隔离信号ISO亦为高电平，因此位线BL1与BL2以及感测线SL1与SL2被预充电至预充电电压VPCH，例如接地电压。当位线BL1与BL2以及感测线SL1与SL2被预充电至预充电电压VPCH之后，字线WL1与致能信号REF_EN动作。因此，OTP存储单元102为选定存储单元，位线BL1为选定位线，且位线BL2为未选定位线。再者，于位线WL1与参考信号REF_EN的动作期间，位线BL1与BL2
以及感测线SL1与SL2皆由预充电电压VPCH开始上升。由于OTP存储单元为高阻抗的储存状态，使得选定位线BL1与感测线SL1的上升速度小于未选定位线BL2与感测线SL2的上升速度。再者，于时间点t1时，隔离信号ISO为低电平，隔离晶体管106与108断开位线BL1与BL2以及感测线SL1与SL2之间的连接关系。此时，选定位线BL1与感测线SL1的电压电平小于未选定位线BL2与感测线SL2的电压电平。再者，于时间点t2时，由于位线BL1与BL2以及感测线SL1与SL2之间已经未连接，所以位线BL1与位线BL2会维持在先前的电压电平。再者，由于位线感测放大器114动作，使得电压电平较高的感测线SL2再被提高至高逻辑电平致能信号H_EN的电压电平；且电压电平较低的感测线SL1被降低至低逻辑电平致能信号L_EN的电压电平。因此，于时间点t2之后，根据感测线SL2的电压电平大于感测线SL1的电压电平，可以确认选定OTP存储单元为高阻抗的储存状态。反之，如果位线感测放大器114动作时，感测线SL1的电压电平大于感测线SL2的电压电平，则可以确认选定OTP存储单元102为低阻抗的储存状态。由以上的说明可知，图1A的非易失性存储器的相关电路中，于读取选定OTP存储单元的储存状态时，需要先断开位线与感测线。之后，再根据感测线上的电压来判断OTP存储单元的储存状态。另外，US8,259,518以及US7,269,047也针对不同结构的OTP存储单元揭示对应的OTP存储单元读取机制(read scheme)。
技术实现思路
本专利技术的主要目的在于，提出一种一次编程非易失性存储器及其读取感测方法。于读取周期(read cycle)时，选定OTP存储单元所对应的选定位线持续连接于感测放大器并进行充电，而根据充电的电压电平变化来判断选定OTP存储单元的储存状态。本专利技术涉及一种一次编程非易失性存储器，包括：一存储器阵列，具有M×N个存储单元，且该存储器阵列连接至M条字线与N条位线；一控制电路，具有一电压发生器，产生多个供电电压至该存储器阵列；一字线驱动
器，连接至该M条字线，用以决定该M条字线其中之一为一选定字线；一列驱动器，产生N个列解码信号，且该N个列解码信号中仅有其中之一可被驱动；以及，一时序控制器，产生一预充电信号、一重置信号与一致能信号；一预充电电路，连接于该N条位线，且于该预充电信号动作时，提供一预充电电压至该N条位线；一列选择器，连接于该N条位线与一数据线，且该列选择器根据该N个列解码信号决定该N条位线其中之一为一选定位线，并将该选定位线连接至该数据线；一重置电路，本文档来自技高网...

【技术保护点】
一种一次编程非易失性存储器，包括：一存储器阵列，具有M×N个存储单元，且该存储器阵列连接至M条字线与N条位线；一控制电路，具有一电压发生器，产生多个供电电压至该存储器阵列；一字线驱动器，连接至该M条字线，用以决定该M条字线其中之一为一选定字线；一列驱动器，产生N个列解码信号，且该N个列解码信号中仅有其中之一可被驱动；以及，一时序控制器，产生一预充电信号、一重置信号与一致能信号；一预充电电路，连接于该N条位线，且于该预充电信号动作时，提供一预充电电压至该N条位线；一列选择器，连接于该N条位线与一数据线，且该列选择器根据该N个列解码信号决定该N条位线其中之一为一选定位线，并将该选定位线连接至该数据线；一重置电路，连接于该数据线，且于该重置信号动作时，提供一重置电压至该数据线；以及一感测放大器，连接至该数据线并接收一比较电压，并于该致能信号动作时，根据该数据线的一电压电平与该比较电压来产生一输出信号。

【技术特征摘要】
2015.02.25 US 14/630,7661.一种一次编程非易失性存储器，包括：一存储器阵列，具有M×N个存储单元，且该存储器阵列连接至M条字线与N条位线；一控制电路，具有一电压发生器，产生多个供电电压至该存储器阵列；一字线驱动器，连接至该M条字线，用以决定该M条字线其中之一为一选定字线；一列驱动器，产生N个列解码信号，且该N个列解码信号中仅有其中之一可被驱动；以及，一时序控制器，产生一预充电信号、一重置信号与一致能信号；一预充电电路，连接于该N条位线，且于该预充电信号动作时，提供一预充电电压至该N条位线；一列选择器，连接于该N条位线与一数据线，且该列选择器根据该N个列解码信号决定该N条位线其中之一为一选定位线，并将该选定位线连接至该数据线；一重置电路，连接于该数据线，且于该重置信号动作时，提供一重置电压至该数据线；以及一感测放大器，连接至该数据线并接收一比较电压，并于该致能信号动作时，根据该数据线的一电压电平与该比较电压来产生一输出信号。2.根据权利要求1所述的一次编程非易失性存储器，其中该预充电电路包括：N个开关晶体管；该N个开关晶体管的控制端接收该预充电信号，该N个开关晶体管的第一端连接至该预充电电压；以及，该N个开关晶体管的第二端连接至对应的该N条位线。3.根据权利要求1所述的一次编程非易失性存储器，其中该列选择器包括：N个选择晶体管；且该N个选择晶体管的控制端接收对应的N个列解码信号，该N个选择晶体管的第一端连接至对应的该N条位线；以及该N个选择晶体管的第二端连接至该数据线。4.根据权利要求1所述的一次编程非易失性存储器，其中该重置电路包括：一开关晶体管；该开关晶体管的一控制端接收该重置电信号，该开关晶体管的一第一端连接至该数据线，该开关晶体管的一第二端连接至该重置电压。5.根据权利要求1所述的一次编程非易失性存储器，其中该感测放大器包括：一比较器，连接至该数据线并接收该比较电压，并于该致能信号动作时，产生该输出信号。6.根据权利要求1所述的一次编程非易失性存储器，其中该选定字线与该选定位线可决定该存储器阵列中的一选定存储单元。7.根据权利要求6所述的一次编程非易失性存储器，其中于一读取周期时，该选定存储单元所产生的一存储单元电流对该数据线进行充电，使得该数据线上的该电压电平由该重置电压开始变化。8.根据权利要求1所述的一次编程非易失性存储器，其中所述供电电压包括一第一供电电压与一第二供电电压，且该M×N个存储单元中具有一第一存储单元，包括：一第一选择晶体管，具有一栅极连接至所述字线中的一第一字线，一第一源极/漏极端，以及一第二第一源极/漏极端连接至所述位线中的一第一位线；一第一电容器，连接于该第一选择晶体管的该第一源极/漏极端与该第一供电电压之间；以及一第二电容器，连接于该第一选择晶体管的该第一源极/漏极端与该第二供电电压之间。9.根据权利要求8所述的一次编程非易失性存储器，其中该M×N个存储单元中具有一第二存储单元，包括：一第二选择晶体管，具有一栅极连接至所述字线中的一第二字线，一第一源极/漏极端，以及一第二第一源极/漏极端连接至所述位线中的一第二位线；一第一电阻，连接于该第二选择晶体管的该第一源极/漏极端与该第一供电电压之间；以及一第三电容器，连接于该第二选择晶体管的该第一源极/漏极端与该第二供电电压之间。10.根据权利要求1所述的一次编程非易失性存储器，其中所述供电电压包括一第一供电电压与一第二供电电压，且该M×N个存储单元中具有一第一存储单元，包括：一第一选择晶体管，具有一栅极连接至所述字线中的一第一字线，一第
\t一源极/漏极端，以及一第二第一源极/漏极端连接至所述位线中的一第一位线；一第一偏压晶体管，具有一栅极连接至该第二供电电压，一第一源极/漏极端连接至该第一选择晶体管的该第一源极/漏极端，以及一第二第一源极/漏极端；以及一第一电容器，连接于该第一偏压晶体管的该第二源极/漏极端与该第一供电电压之间。11.根据权利要求10所述的一次编程非易失性存储器，其中该M×N个存储单元中具有一第二存储单元，包括：一第二选择晶体管，具有一栅极连接至所述字线中的一第二字线，一第一源极/漏极端，以及一第二第一源极/漏极端连接至所述位线中的一第二位线；一第二偏压晶体管，具有一栅极连接至该第二供电电压，一第一源极/漏极端连接至该第二选择晶体管的该第一源极/漏极端，以及一第二第一源极/漏极端；以及一第一电阻，连接于该第二偏压晶体管的该第二源极/漏极端与该第一供电电压之间。12.一种一次编程非易失性存储器的读取感测方法，该一次编程非易失性存储器具有多个存储单元的一存储器阵列，且该存储器阵列连接至多条位线，该读取方法包括下列步骤：将所述位线预充电至一预充电电压；由该存储器阵列中决定一选定存储单元，其中该选定存储单元连接至所述位线中的一第一位线；将该选定存储单元所对应的该第一位线连接至该数据线，并将该数据线放电至一重置电压；接收该选定存储单元所输出的一存储单元电流，使得该数据线上的一电...

【专利技术属性】
技术研发人员：陈勇叡，黄志豪，
申请(专利权)人：力旺电子股份有限公司，
类型：发明
国别省市：中国台湾;71