一种半导体器件及其制造方法技术

本发明专利技术公开了一种半导体器件的制造方法，包括：提供SOI衬底，衬底中形成有隔离；在衬底上形成器件结构；在衬底的顶层硅中形成贯通的刻蚀孔；通过刻蚀孔腐蚀去除至少部分的埋氧层，以至少在器件结构的栅极下形成空腔；在空腔及刻蚀孔的内表面上分别形成背栅介质层以及孔绝缘层，并分别以导电材料进行空腔及刻蚀孔的填充，以分别形成背栅及连接孔。本发明专利技术在SOI器件的至少部分埋氧层处重新形成背栅，实现对器件的阈值电压的调节，工艺简单易行且集成度高，且可以通过形成的背栅介质层的厚度和k值的变化进行背栅阈值电压的调节，工艺可控性强。

【技术实现步骤摘要】

本专利技术属于半导体制造领域，尤其涉及一种半导体器件及其制造方法。
技术介绍
随着器件的特征尺寸不断减小，在进入纳米尺度尤其是22nm以下尺寸以后，临近半导体物理器件的极限问题接踵而来，如电容损耗、漏电流增大、噪声提升、闩锁效应和短沟道效应等，为了克服这些问题，SOI(绝缘体上硅，Silicon-On-Insulator)技术应运而生。SOI衬底分厚层和薄层SOI，薄层SOI器件的顶层硅的厚度小于栅下最大耗尽层的宽度，当顶层硅的厚度变薄时，器件从部分耗尽(PartiallyDepletion)向全部耗尽(FullyDepletion)转变，当顶层硅小于30nm时，为超薄SOI(UltrathinSOI，UTSOI)，SOI器件全部耗尽，全部耗尽的器件具有较大电流驱动能力、陡直的亚阈值斜率、较小的短沟道、窄沟道效应和完全消除Kink效应等优点，特别适用于高速、低压、低功耗电路的应用，超薄SOI成为22nm以下尺寸工艺的理想解决方案。
技术实现思路
本专利技术的目的在于克服现有技术中的不足，提供一种半导体器件及其制造方法，实现带背栅结构SOI器件的集成。为实现上述目的，本专利技术的技术方案为：一种半导体器件的制造方法，包括步骤：提供SOI衬底，衬底中形成有隔离；在衬底上形成器件结构；在衬底的顶层硅中形成贯通的刻蚀孔；通过刻蚀孔腐蚀去除至少部分的埋氧层，以至少在器件结构的栅极下>形成空腔；在空腔及刻蚀孔的内表面上分别形成背栅介质层以及孔绝缘层，并分别以导电材料进行空腔及刻蚀孔的填充，以分别形成背栅及连接孔。可选的，形成背栅及连接孔的步骤具体包括：在空腔以及刻蚀孔的内表面上形成第一介质层；淀积第一导体层，以填充空腔并在刻蚀孔的第一介质层上形成第一导体层；以第二导体层填充刻蚀孔。可选的，采用ALD工艺，在空腔以及刻蚀孔的内表面上形成第一介质层。可选的，所述背栅介质层为高k介质材料。可选的，在衬底上形成的器件结构上覆盖有层间介质层；形成刻蚀孔的步骤包括：刻蚀器件结构的栅极两侧的层间介质层以及顶层硅，以在顶层硅中形成贯通的刻蚀孔。可选的，该刻蚀孔进一步贯通埋氧层。此外，本专利技术还提供了一种半导体器件，包括：底层硅和顶层硅；顶层硅上的器件结构；底层硅和顶层硅之间的背栅，背栅包括底层硅和顶层硅之间的空腔表面上的背栅介质层和填充空腔的导体层；位于背栅之上、贯通顶层硅的连接孔，连接孔包括孔、孔壁上的孔绝缘层以及填充孔的连接层，导体层与连接层互连。可选的，背栅介质层为高k介质材料。可选的，所述导体层为第一导体层。可选的，所述连接层包括孔绝缘层上的第一导体层，以及第一导体层之上填充孔的第二导体层。本专利技术的半导体器件及制造方法，将SOI衬底的至少部分埋氧层去除后，重新形成背栅，实现对器件的阈值电压的调节，工艺简单易行且集成度高，且可以通过形成的背栅介质层的厚度和k值的变化进行背栅阈值电压的调节，工艺可控性强。附图说明为了更清楚地说明本专利技术实施的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1示出了本专利技术的半导体器件的制造方法的流程图；图2-图10为根据本专利技术实施例制造半导体器件的各个制造过程中的截面结构示意图。具体实施方式为使本专利技术的上述目的、特征和优点能够更加明显易懂，下面结合附图对本专利技术的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本专利技术，但是本专利技术还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本专利技术内涵的情况下做类似推广，因此本专利技术不受下面公开的具体实施例的限制。其次，本专利技术结合示意图进行详细描述，在详述本专利技术实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本专利技术保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。参考图1所示，本专利技术提供了一种半导体器件的制造方法，包括：提供SOI衬底，衬底中形成有隔离；在衬底上形成器件结构；在衬底的顶层硅中形成贯通的刻蚀孔；通过刻蚀孔腐蚀去除埋氧层，以形成空腔；在空腔及刻蚀孔的内表面上分别形成背栅介质层以及孔绝缘层，并分别以导电材料进行空腔及刻蚀孔的填充，以分别形成背栅及连接孔。本专利技术的制造方法，通过将SOI衬底的至少部分埋氧层去除，而后，重新填充介质层和导电材料，形成带背栅结构的器件，实现对器件的阈值电压的调节，工艺简单易行且集成度高，且可以通过形成的背栅介质层的厚度和k值的变化进行背栅阈值电压的调节，工艺可控性强。为了更好的理解本专利技术的技术方案和技术效果，以下将结合本专利技术的半导体器件的制造方法的流程图图1和具体的实施例进行详细的描述。首先，在步骤S01，提供SOI衬底100，衬底100中形成有隔离106，参考图2所示。通常的，SOI衬底100包括底层硅100-1、埋氧层100-2和顶层硅100-3(或称绝缘体上硅层)，底层硅100-1主要起支撑衬底的作用，埋氧层100-2为绝缘层，通常为氧化硅，顶层硅100-3用于形成器件结构，在本专利技术的实施例中，该SOI衬底可以选用顶层硅100-3的厚度小于20nm的超薄SOI(ETSOI)衬底，埋氧层100-2的厚度通常会在30nm左右，以便形成全耗尽型的器件。如图2所示，在本实施例中，在该衬底100中，已形成有隔离106，可以通过在顶层硅上形成第一掩膜层(图未示出)，如氧化硅与氮化硅的硬掩膜层，并进行衬底的刻蚀，刻蚀至部分厚度的底层硅100-1中，而后填充介质材料，例如氧化硅，从而形成隔离106。更优的实施例中，可以在填充隔离的介质材料之前，先形成阻挡层(图未示出)，该阻挡层与埋氧层100-2具有刻蚀选择性，以便于在后续刻蚀埋氧层时，使得隔离不会被刻蚀。而后，在步骤S02，在衬底100上形成器件结构110，参考图3所示。具体的，可以按照传统的工艺来形成器件结构110，可以采用前栅或后栅工艺。在本实施例中，采用后栅工艺来形成器件结构，首先，在顶层硅100-3上形成栅介质层和伪栅(图未示出)及其侧墙，栅介质层可以为热氧化层或其他合适的介质材料，例如氧化硅、氮化硅等，本文档来自技高网...

【技术保护点】
一种半导体器件的制造方法，其特征在于，包括步骤：提供SOI衬底，衬底中形成有隔离；在衬底上形成器件结构；在衬底的顶层硅中形成贯通的刻蚀孔；通过刻蚀孔腐蚀去除至少部分的埋氧层，以至少在器件结构的栅极下形成空腔；在空腔及刻蚀孔的内表面上分别形成背栅介质层以及孔绝缘层，并分别以导电材料进行空腔及刻蚀孔的填充，以分别形成背栅及连接孔。

【技术特征摘要】
1.一种半导体器件的制造方法，其特征在于，包括步骤：
提供SOI衬底，衬底中形成有隔离；
在衬底上形成器件结构；
在衬底的顶层硅中形成贯通的刻蚀孔；
通过刻蚀孔腐蚀去除至少部分的埋氧层，以至少在器件结构的栅极下
形成空腔；
在空腔及刻蚀孔的内表面上分别形成背栅介质层以及孔绝缘层，并分
别以导电材料进行空腔及刻蚀孔的填充，以分别形成背栅及连接孔。
2.根据权利要求1所述的制造方法，其特征在于，形成背栅及连接孔
的步骤具体包括：
在空腔以及刻蚀孔的内表面上形成第一介质层；
淀积第一导体层，以填充空腔并在刻蚀孔的第一介质层上形成第一导
体层；
以第二导体层填充刻蚀孔。
3.根据权利要求2所述的制造方法，其特征在于，采用ALD工艺，
在空腔以及刻蚀孔的内表面上形成第一介质层。
4.根据权利要求1所述的制造方法，其特征在于，所述背栅介质层为
高k介质材料。
5.根据权利要求1所述的制造方法，其特征在于，在衬底上形成...

【专利技术属性】
技术研发人员：徐烨锋，闫江，唐兆云，唐波，许静，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京;11