半导体衬底、器件及其制造方法技术

本发明专利技术提供了一种半导体衬底的制造方法，包括：提供体衬底；刻蚀衬底，以形成有源区和沟槽，有源区的表面上形成有掩膜层；继续刻蚀衬底，以在有源区下形成开口；填充沟槽及开口，以形成隔离和绝缘层。由于绝缘层的存在，明显减小了器件的漏电流和功耗，增加了器件的集成度，起到类似SOI器件的效果。

【技术实现步骤摘要】

本专利技术涉及半导体器件领域，特别涉及一种。
技术介绍
随着器件尺寸的不断缩小，单位面积芯片上的器件数目越来越多，送会导致动态 功耗的增加，同时，器件尺寸的不断缩小必然引起漏电流的增加，进而引起静态功耗的增 加，而随着半导体器件的高度集成，MOSFET沟道长度不断缩短，一系列在MOSFET长沟道模 型中可W忽略的效应变得愈发显著，甚至成为影响器件性能的主导因素，送种现象统称为 短沟道效应。短沟道效应会恶化器件的电学性能，如造成栅极阔值电压下降、功耗增加 W及 信噪比下降等问题。 SOI衬底是在娃的下方嵌入了二氧化娃层，相对于体娃器件，SOI衬底形成的器件 可W明显减小漏电流和功耗，改善短沟道效应，具有明显的性能优势。然而，SOI衬底的造 价较高，并需要更大的器件面积W避免浮体效应（Floating Body Effect),难W满足器件 高度集成化的要求，此外，由于嵌入了二氧化娃层，其器件的散热性能受到影响。
技术实现思路
本专利技术的目的旨在至少解决上述技术缺陷之一，提供一种半导体衬底、器件及其 制造方法。 -种半导体衬底的制造方法，包括： 提供体衬底； 刻蚀衬底，W形成有源区和沟槽，有源区的表面上形成有掩膜层； 继续刻蚀衬底，W在有源区下形成开口； 填充沟槽及开口，W形成隔离和绝缘层。 可选的，刻蚀衬底，W形成有源区和沟槽，有源区的表面上形成有掩膜层的步骤包 括： 在衬底上形成第一掩膜层； 刻蚀衬底，W形成有源区和沟槽； 在有源区的侧壁上形成第二掩膜层的侧墙。 可选的，体衬底为体娃衬底，继续刻蚀衬底，W在有源区下形成开口的步骤包括： 先进行各向同性的干法刻蚀；而后至少进行一次选择性刻蚀，选择性刻蚀的步骤包括：进 行带角度的错离子注入，并选用对错具有高选择性的娃错刻蚀剂进行湿法腐蚀。[001引可选的，湿法刻蚀的刻蚀剂为HF、肥02、C册COOH和肥0的混合溶液。 可选的，在填充沟槽之前，还包括步骤：去除有源区侧壁上的掩膜层；进行氧化工 艺。 可选的，采用HARP、TEOS或皿P氧化物填充沟槽及开口，W形成隔离和绝缘层。 此外，本专利技术还提供了利用半导体衬底形成半导体器件的方法，在利用上述任一 方法形成半导体衬底后，去除有源区的上表面上的掩膜层；在有源区上形成器件结构。 此外，本专利技术还提供了利用上述方法形成的半导体衬底，包括： 体衬底； 体衬底中的有源区； 有源区间的沟槽中的隔离； 有源区端部下、与隔离相接的绝缘层。 可选的，还包括：氧化物层，位于衬底与隔离及绝缘层之间。此外，本专利技术还提供了一种半导体器件，包括上述半导体衬底，W及有源区上的器 件结构。 本专利技术实施例提供的，利用体衬底在有源区端部 的下方刻蚀出开口，在进行填充后，在有源区端部的下方形成绝缘层，送样，在有源区上形 成器件后，由于绝缘层的存在，明显减小了器件的漏电流和功耗，增加了器件的集成度，起 到类似SOI器件的效果。而与SOI器件相比，具有更好的散热性能且避免了浮体效应的产 生，且避免了 SOI晶圆成本过高的限制。【附图说明】 本专利技术上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变 得明显和容易理解，其中：[002引图1示出了根据本专利技术实施例的半导体器件的制造方法的流程图； 图2-图10示出了根据本专利技术实施例的半导体器件的各个形成阶段的示意图。【具体实施方式】 下面详细描述本专利技术的实施例，所述实施例的示例在附图中示出，其中自始至终 相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附 图描述的实施例是示例性的，仅用于解释本专利技术，而不能解释为对本专利技术的限制。 在下面的描述中阐述了很多具体细节W便于充分理解本专利技术，但是本专利技术还可W 采用其他不同于在此描述的其它方式来实施，本领域技术人员可W在不违背本专利技术内涵的 情况下做类似推广，因此本专利技术不受下面公开的具体实施例的限制。 其次，本专利技术结合示意图进行详细描述，在详述本专利技术实施例时，为便于说明，表 示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应 限制本专利技术保护的范围。此外，在实际制作中应包含长度、宽度及深度的H维空间尺寸。 本专利技术提出了一种半导体衬底的制造方法，包括步骤；提供体衬底；刻蚀衬底，W 形成有源区和沟槽，有源区的表面上形成有掩膜层；继续刻蚀衬底，W在有源区下形成开 口；填充沟槽和开口，W形成隔离和绝缘层。 在本专利技术中，利用体衬底在有源区端部的下方刻蚀出开口，在进行填充后，在有源 区端部的下方形成绝缘层，送样，在有源区上形成器件后，由于绝缘层的存在，明显减小了 器件的漏电流和功耗，增加了器件的集成度，起到类似SOI器件的效果。而与SOI器件相比， 具有更好的散热性能且避免了浮体效应的产生，且避免了 SOI晶圆成本过高的限制。 此外，本专利技术方法形成的器件可适用于强福射的环境，如战略武器等，由于沟道下 的绝缘层减小了福照敏感区域面积，并可W通过背栅进行调节，释放部分福照引起的电子 空穴对，避免福照引起的浮体效应。 为了更好的理解本专利技术的技术方案W及技术效果，W下将结合流程图1对具体的 实施例进行详细描述。 首先，在步骤SOl，提供体衬底10,参考图2所示。 在本专利技术中的衬底为体衬底化U化substrate),该体衬底为相对于SOI (Silicon 化Insulator)的衬底，即非形成在绝缘层上的衬底，例如可W为Si衬底、Ge衬底、SiGe衬 底，还可W为包括其他元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，在本实 施例中，所述衬底为体娃衬底化U化silicon/silicon on nothing)。 接着，在步骤S02,刻蚀衬底10, W形成有源区21和沟槽20,有源区21的表面上形 成有掩膜层参考图5所示。 在本实施例中，具体的，首先，在衬底10上淀积第一掩膜材料11，如硬掩膜材料， 例如可W为氮化娃、氧化娃、氮氧化娃或他们的叠层，而后在第一硬掩膜材料11上涂抹光 敏刻蚀剂（photoresist) 12,如图2所示；接着，进行刻蚀，形成图案化的第一掩膜层11，并 去除光敏刻蚀剂（photoresist) 12,如图3所示，此时，在体衬底10中形成了沟槽20和沟槽 间的有源区21，有源区21的上表面上覆盖着第一掩膜层11 ;而后，淀积第二掩膜材料13， 该第二掩膜材料13也可W为硬掩膜材料，如图4所示；接着，进行各向异性刻蚀，例如采用 RIE (反应离子刻蚀）的方法进行刻蚀，仅在有源区21的侧壁的表面上形成侧墙的第二掩膜 层13,如图5所示，送样，在有源区的表面上覆盖了掩膜层，即在有源区21的上表面上覆盖 了第一掩膜层11，在有源区21的侧壁上当前第1页1 2 本文档来自技高网...

【技术保护点】
一种半导体衬底的制造方法，其特征在于，包括：提供体衬底；刻蚀衬底，以形成有源区和沟槽，有源区的表面上形成有掩膜层；继续刻蚀衬底，以在有源区下形成开口；填充沟槽及开口，以形成隔离和绝缘层。

【技术特征摘要】

【专利技术属性】
技术研发人员：许静，闫江，唐兆云，王红丽，唐波，徐烨锋，李春龙，杨萌萌，陈邦明，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京;11