LDMOS器件及相关半导体集成电路的制造方法技术

公开了LDMOS及相关半导体集成电路的制作方法。其中LDMOS器件形成于具有第一掺杂类型的半导体衬底中，该制作方法包括：采用第一掩膜向半导体衬底中注入一系列的杂质，以形成靠近半导体衬底表面且具有第二掺杂类型的第一区域、位于第一区域之下且具有第一掺杂类型的第二区域、以及位于第二区域之下且具有第二掺杂类型的第三区域；采用第二掩膜向半导体衬底中注入杂质，以形成与第一、第二和第三区域毗邻且具有第二掺杂类型的第四区域，其中该第四区域自半导体衬底的表面向下延伸至与第三区域相当的深度；以及采用第三掩膜向第一区域内注入杂质，以形成具有第一掺杂类型的第一阱。

【技术实现步骤摘要】

本专利技术涉及半导体器件，尤其涉及LDMOS器件(LaterallyDiffusedMetalOxideSemiconductorDevice)及相关半导体集成电路的制造方法。
技术介绍
BCD(Bipolar-CMOS-DMOS)工艺能在同一硅衬底上制作多种类型的半导体器件。相对于仅需提供NMOS与PMOS晶体管的逻辑工艺和只需支持少量器件的存储器工艺，BCD工艺必须提供高度集成且坚固耐用的高端功率管和低端功率晶体管(例如LDMOS)、逻辑和模拟CMOS、电平移位MOS晶体管以及双极结型晶体管。因而，BCD工艺通常需要比其他制造工艺更多的掩膜工序，总的制作步骤也更为繁杂。更多的制作步骤意味着更昂贵的硅片。其中掩膜工序尤其昂贵，代工厂通常基于掩膜工序的数量进行收费，使得硅片价格与掩膜工序的数量直接呈比例。一般来说，决定芯片成本的因素有两个(不包括测试和封装成本，并忽略制造过程中产品良率造成的影响)：硅片成本和芯片大小。芯片成本等于硅片成本除以每个硅片上所包含的芯片数量。因此，为了降低芯片成本，需要通过优化设计规则和使用高集成度器件来减小芯片面积，并减少制造过程中掩膜工序的数量以最小化硅片成本。许多BCD产品均由占据芯片大部分面积的大功率晶体管以及占据芯片小部分面积的其他电路组成。在这种情况下，可以通过省略对于功率晶体管来说并非必要的掩膜工序来降低芯片成本，即使非功率器件可能因此需要占据更大的面积。如果功率晶体管占据的芯片面积足够大，则上述非功率器件所导致芯片面积的增大将不足为虑，从而保证芯片成本的下降。除了掩膜工序之外，另一个极大影响硅片成本的工艺步骤是外延层(“epi”)生长。对于具有高能离子注入设备的现代化产线而言，将外延层从包含横向功率晶体管的BCD工艺中移除是完全可行的。没有了外延层，某些模拟器件(特别是纵向NPN晶体管和横向PNP晶体管)可能会性能下降和/或尺寸变大。但如果芯片大部分的面积均由功率晶体管所占据，那么这样也不失为一个好的折衷办法。根据以上分析可以得出，功率集成电路制造商们迫切需要一种半导体工艺，它能减少掩膜工序的数量且无需生长外延层，同时又不会对功率晶体管的尺寸和可靠性造成不利影响。
技术实现思路
根据本专利技术实施例的一种LDMOS器件的制作方法，其中该LDMOS器件形成于具有第一掺杂类型的半导体衬底中，该制作方法包括：采用第一掩膜向半导体衬底中注入一系列的杂质，以形成靠近半导体衬底表面且具有第二掺杂类型的第一区域、位于第一区域之下且具有第一掺杂类型的第二区域、以及位于第二区域之下且具有第二掺杂类型的第三区域；采用第二掩膜向半导体衬底中注入杂质，以形成与第一、第二和第三区域毗邻且具有第二掺杂类型的第四区域，其中该第四区域自半导体衬底的表面向下延伸至与第三区域相当的深度；以及采用第三掩膜向第一区域内注入杂质，以形成具有第一掺杂类型的第一阱。根据本专利技术实施例的一种包括高端LDMOS晶体管的半导体集成电路的制作方法，包括：提供p型衬底；采用第一掩膜向p型衬底中连续注入n型、p型和n型杂质，以形成靠近p型衬底表面的n型第一区域、位于第一区域之下的p型第二区域、以及位于第二区域之下的n型第三区域；采用第二掩膜向p型衬底中注入n型杂质，以形成与第一、第二和第三区域毗邻的n型第四区域，其中该第四区域自p型衬底的表面向下延伸至与第三区域相当的深度；以及采用第三掩膜向第一区域内注入p型杂质，以形成的p型第一阱。根据本专利技术实施例的一种包括高端LDMOS晶体管、低端LDMOS晶体管、NMOS晶体管和PMOS晶体管的半导体集成电路的制作方法，包括：提供半导体衬底；定义高端漏区、围绕高端漏区的高端源区、围绕高端源区的高端外围区域、低端漏区、毗邻低端漏区的低端源区、NMOS区以及毗邻NMOS区的PMOS区；采用第一掩膜向半导体衬底中连续注入n型、p型和n型杂质，其中高端漏区、高端源区和NMOS区在该步骤中被曝露出来以进行离子注入；采用第二掩膜向半导体衬底中连续注入n型和p型杂质，其中低端漏区和低端源区在该步骤中被曝露出来以进行离子注入；采用第三掩膜向半导体衬底中注入n型杂质，其中高端外围区域和PMOS区在该步骤中被曝露出来以进行离子注入；以及采用第四掩膜向半导体衬底中注入p型杂质，其中高端源区、低端源区以及NMOS区在该步骤中曝露出来以进行离子注入。附图说明以下将结合附图对本专利技术做进一步描述，其中相似的元件采用相似的标号。本领域技术人员可以理解，所有附图均是为了说明的目的。它们可能仅示出了器件的一部分，并且不一定是按比例绘制。图1a示出现有的LDMOS器件；图1b示出可以与图1a所示LDMOS制作于同一芯片上的低压CMOS晶体管；图1c示出可以与图1a所示LDMOS制作于同一芯片上的高压电平移位NMOS晶体管；图1d示出可以与图1a所示LDMOS制作于同一芯片上的高压电平移位PMOS晶体管；图1e示出可以与图1a所示LDMOS制作于同一芯片上的纵向NPN和横向PNP晶体管；图2为可用于制作图1a～1e所示器件的现有制造方法的工艺流程图；图3a示出可以采用根据本专利技术实施例的方法制作的高端LDMOS晶体管；图3b示出可以采用根据本专利技术实施例的可以与图3a所示器件制作于同一芯片上的低端LDMOS晶体管；图3c示出可以采用根据本专利技术实施例的可以与图3a所示器件制作于同一芯片上的低压CMOS晶体管；图3d示出可以采用根据本专利技术实施例的可以与图3a所示器件制作于同一芯片上的高压电平移位NMOS晶体管；图3e示出可以采用根据本专利技术实施例的可以与图3a所示器件制作于同一芯片上的高压电平移位PMOS晶体管；图3f示出可以采用根据本专利技术实施例的可以与图3a所示器件制作于同一芯片上的纵向NPN晶体管和纵向PNP晶体管；图4为根据本专利技术实施例的可用于制作图3a～3f所示器件的制造方法的工艺流程图；图5a～5e示出根据本专利技术实施例的制作高端LDMOS晶体管的工艺步骤；图6a～6e示出根据本专利技术实施例的制作低压CMOS晶体管的工艺步骤。具体实施方式下面将详细描述本专利技术的具体实施例，应当注意，这里描述的实施例只用于举例说明，并不用于限制本专利技术。在以下描述中，为了提供对本专利技术的透彻理解，阐述了大量特定细节。然而，对于本领域普通技术人员显而易见的是：不必采用这些特定细节来实行本专利技术。在其他实例中，为了避免混淆本专利技术，未具体描述公知的电路、材料或方法。在整个说明书中，对“一个实施例”、“实施例”、“一个示例”或“示例”的提及意味着：结合该实施例或示例描述的特定特征、结构或特性被包含在本专利技术至少一个实施例中。因此，在整个说明书的各个地方出现的短语“在一个实施例中”、“在实施例中”、“一个示例”或“示例”不一定都指同一实施例或示例。此外，可以以任何适当的组合和、或子组合将特定的特征、结构或特性组合在一个或多个实施例或示例中。这里使用的术语“和/或”包括一个或多个相关列出的项目的任何和所有组合。在说明书或权利要求书中出现的“左”、“右”、“内”、“外”、“前”、“后”、“上”、“下”、“顶部”、“底部”、“之上”、“之下”或类似的描述，均仅是为了说明的目的，而非用于描述固定的相对位置。应当理解，以上术语在适当的情况下是可以互换的，从而使本文档来自技高网...

【技术保护点】
一种LDMOS器件的制作方法，其中该LDMOS器件形成于具有第一掺杂类型的半导体衬底中，该制作方法包括：采用第一掩膜向半导体衬底中注入一系列的杂质，以形成靠近半导体衬底表面且具有第二掺杂类型的第一区域、位于第一区域之下且具有第一掺杂类型的第二区域、以及位于第二区域之下且具有第二掺杂类型的第三区域；采用第二掩膜向半导体衬底中注入杂质，以形成与第一、第二和第三区域毗邻且具有第二掺杂类型的第四区域，其中该第四区域自半导体衬底的表面向下延伸至与第三区域相当的深度；以及采用第三掩膜向第一区域内注入杂质，以形成具有第一掺杂类型的第一阱。

【技术特征摘要】
2015.09.29 US 14/869,7451.一种LDMOS器件的制作方法，其中该LDMOS器件形成于具有第一掺杂类型的半导体衬底中，该制作方法包括：采用第一掩膜向半导体衬底中注入一系列的杂质，以形成靠近半导体衬底表面且具有第二掺杂类型的第一区域、位于第一区域之下且具有第一掺杂类型的第二区域、以及位于第二区域之下且具有第二掺杂类型的第三区域；采用第二掩膜向半导体衬底中注入杂质，以形成与第一、第二和第三区域毗邻且具有第二掺杂类型的第四区域，其中该第四区域自半导体衬底的表面向下延伸至与第三区域相当的深度；以及采用第三掩膜向第一区域内注入杂质，以形成具有第一掺杂类型的第一阱。2.如权利要求1所述的制作方法，其中第四区域与第一、第二和第三区域局部重叠。3.如权利要求1所述的制作方法，其中第一阱形成于第一区域的边缘。4.如权利要求1所述的制作方法，其中在第四区域内，位于至半导体衬底表面第一深度内的区域的掺杂浓度高于位于第一深度下的区域的掺杂浓度。5.如权利要求1所述的制作方法，其中第四区域具有围绕第一、第二和第三区域的环形形状。6.如权利要求5所述的制作方法，其中采用第三掩膜的离子注入步骤还包括在第四区域之外形成具有第一掺杂类型的第二阱。7.一种包括高端LDMOS晶体管的半导体集成电路的制作方法，包括：提供p型衬底；采用第一掩膜向p型衬底中连续注入n型、p型和n型杂质，以形成靠近p型衬底表面的n型第一区域、位于第一区域之下的p型第二区域、以及位于第二区域之下的n型第三区域；采用第二掩膜向p型衬底中注入n型杂质，以形成与第一、第二和第三区域毗邻的n型第四区域，其中该第四区域自p型衬底的表面向下延伸至与第三区域相当的深度；以及采用第三掩膜向第一区域内注入p型杂质，以形成的p型第一阱。8.如权利要求7所述的制作方法，其中第四区域与第一、第二和第三区域局部重叠。9.如权利要求7所述的制作方法，其中第一阱形成于第一区域的边缘。10.如权利要求7所述的制作方法，其中在第四区域内，位于至p型衬底表面第一深度内的区域的掺杂浓度高于位于第一深度下的区域的掺杂浓度。11.如权利要求7所述的制作方法，其中第四区域具有围绕第一、第二和第三区域的环形形状。12.如权利要求11所述的制作方法，其中采用第三掩膜的离子注入步骤还包括在第四区域之外形成p型第二阱。13.如权利要求7所述的制作方法，其中半导体集成电路还包括低端LDMOS晶体管，该制作方法还包括：采用第四掩膜向p型衬底中注入n型和p型杂质，以形成靠近p型衬底表面的n型第五区域、以及位于第五区域之下的p型第六区域；其中采用第三掩膜的离子注入步骤还包括在第五区域中形成p型第三阱。14.如权利要求7所述的制作方法，其中半导体集成电路还包括NMOS晶体管和PMOS晶体管，其中采用第一掩膜的离子注入步骤还用于形成靠近p型衬底表面的n型第七区域、位于第七区域之下的p型第八区域、以及位于第八区域之下的n型第九区域；采用第二掩膜的离子注入步骤还用于形成围绕第七、第八和第九区域的n型第十区域，其中该第十区域自p型衬底的表面向下延伸至与第九区域相当的深度；以及采用第三掩膜的...

【专利技术属性】
技术研发人员：乔伊·迈克格雷格，郑志星，吉扬永，艾瑞克·布劳恩，
申请(专利权)人：成都芯源系统有限公司，
类型：发明
国别省市：四川;51