金属栅极结构及其制造方法技术

本发明专利技术提供了半导体结构，包括：衬底，衬底包括第一有源区、第二有源区以及设置在第一有源区和第二有源区之间的隔离件；多个栅极，设置在衬底上方并且包括延伸在第一有源区、隔离件和第二有源区上方的第一栅极以及位于第一有源区和第二有源区上方的第二栅极；以及层间电介质(ILD)，设置在衬底上方并且围绕多个栅极，其中，第二栅极配置为不传导电流并且包括设置在第一有源区上方的第一部分和设置在第二有源区上方的第二部分，ILD的部分设置在第一部分和第二部分之间。本发明专利技术还涉及金属栅极结构及其制造方法。

【技术实现步骤摘要】

本专利技术涉及。
技术介绍
半导体集成电路(1C)工业已经经历了快速增长。在1C演化的过程中，功能密度(SP，每芯片面积的互连器件的数量)已经普遍增大，而几何尺寸(即，能够使用制造工艺产生的最小部件(或线))减小。该按比例缩小的工艺通常通过提高生产效率以及降低相关成本提供益处。这种按比例缩小也已经增大了处理和制造1C的复杂度，并且为了实现这些进步，需要1C处理和制造中的类似的发展。由于晶体管的尺寸减小，所以必须减小栅极氧化物的厚度以在栅极长度减小的情况下保持性能。然而，为了减小栅极泄漏，使用高介电常数(高k)栅极绝缘体层，这允许更大的物理厚度，同时保持与将由较大技术节点中使用的典型的栅极氧化物提供的相同的有效电容。多晶硅用作诸如金属氧化物半导体(M0S)的半导体器件中的栅电极。然而，由于按比例缩小半导体器件的尺寸的趋势，多晶硅栅极具有低性能，诸如半导体器件的栅极电容和驱动力的减小。在一些1C设计中，期望以金属栅(MG)电极替换典型的多晶硅栅电极以在部件尺寸减小的情况下改进器件性能。形成MG电极的一个工艺叫做“后栅极”工艺，与叫做“前栅极”的另一 MG电极形成工艺相反。“后栅极”工艺允许随后的工艺的数量减少，包括在形成栅极之后必须实施的高温处理。在以半导体器件的减小的部件尺寸制造MG电极上存在许多挑战。因此，需要不断地增强金属栅极结构、简化衬底上的金属栅极的制造方法以及改进包括MG电极的半导体器件的性能。
技术实现思路
为了解决现有技术中的问题，本专利技术提供了一种半导体结构，包括:衬底，包括第一有源区、第二有源区以及设置在所述第一有源区和所述第二有源区之间的隔离件；多个栅极，设置在所述衬底上方并且包括:第一栅极，延伸在所述第一有源区、所述隔离件和所述第二有源区上方；以及第二栅极，位于所述第一有源区和所述第二有源区上方；以及层间电介质(ILD)，设置在所述衬底上方并且围绕所述多个栅极，其中，所述第二栅极配置为不传导电流并且包括设置在所述第一有源区上方的第一部分和设置在所述第二有源区上方的第二部分，部分所述ILD设置在所述第一部分和所述第二部分之间。在上述半导体结构中，其中，所述第一部分远离所述第二部分。在上述半导体结构中，其中，所述第一部分的长度基本上大于所述第一有源区的长度，或者所述第二部分的长度基本上大于所述第二有源区的长度。在上述半导体结构中，其中，所述多个栅极的每个均具有大于约10的高的高宽比。在上述半导体结构中，其中，所述第一栅极是控制栅极，且所述第二栅极是伪栅极。在上述半导体结构中，其中，所述衬底还包括延伸在所述第一栅极和所述第二栅极之间的多个鳍，所述第一栅极和所述第二栅极位于所述第一有源区或所述第二有源区上方。在上述半导体结构中，其中，所述衬底还包括由所述ILD围绕的多个鳍。在上述半导体结构中，其中，所述衬底还包括通过浅沟槽隔离(STI)彼此分隔开的多个鳍。在上述半导体结构中，其中，所述第一栅极和所述第二栅极分别包括多晶硅或栅极填充金属。在上述半导体结构中，其中，氧化物层设置在所述第一栅极的底部处并且与所述衬底接触，或者沿着所述第一栅极的侧壁沉积间隔件。在上述半导体结构中，其中，所述ILD包括氧化硅、二氧化硅、氮氧化硅、掺杂有氢的氮氧化硅或者掺杂有碳的氧化硅。根据本专利技术的另一个方面，提供了一种制造半导体结构的方法，包括:接收衬底；图案化所述衬底上方的第一有源区、第二有源区和位于所述第一有源区和所述第二有源区之间的隔离件；在所述衬底上方设置层间电介质(ILD);形成在所述第一有源区、所述隔离件和所述第二有源区上方延伸的第一栅极；以及在所述第一有源区和所述第二有源区上方形成第二栅极，其中，所述第二栅极包括设置在所述第一有源区上方的第一部分和设置在所述第二有源区上方的第二部分，部分所述ILD设置在所述第一部分和所述第二部分之间。在上述方法中，其中，形成所述第一栅极或形成所述第二栅极包括在约200摄氏度至约800摄氏度的预定温度下退火所述半导体结构。在上述方法中，其中，形成所述第一栅极包括形成所述第一栅极的倾斜一个角度的侧壁，并且所述侧壁和正交于所述衬底的轴线之间的所述角度为约1°至约10°。在上述方法中，其中，形成所述第一栅极包括使所述第一栅极的部分的宽度变宽，所述第一栅极的部分与设置在所述第一部分和所述第二部分之间的所述ILD的部分相对。根据本专利技术的又一个方面，提供了一种制造半导体结构的方法，包括:接收被图案化为具有第一有源区、第二有源区、隔离件和多个鳍的衬底；在所述衬底上方和所述多个鳍周围设置层间电介质(ILD);形成第一凹槽，所述第一凹槽穿过所述ILD并且延伸在所述第一有源区、所述隔离件和所述第二有源区上方；形成第二凹槽，所述第二凹槽穿过所述ILD并且设置在所述第一有源区和所述第二有源区上方；在所述第一凹槽和所述第二凹槽内设置多晶硅；在预定温度下退火所述半导体结构；从所述第一凹槽和所述第二凹槽去除所述多晶硅，从而增大所述第一凹槽的部分的宽度，所述第一凹槽的部分与设置在所述第二凹槽的第一部分和所述第二凹槽的第二部分之间的所述ILD的部分相对；以及由栅极填充金属填充所述第一凹槽和所述第二凹槽。在上述方法中，其中，去除所述多晶硅包括将所述第一凹槽的侧壁拉向设置在所述第一部分和所述第二部分之间的所述ILD的部分，以增大所述第一凹槽的部分的宽度。在上述方法中，其中，去除所述多晶硅包括形成所述第一凹槽的倾斜一个角度的侧壁，并且所述侧壁与正交于所述衬底的轴线之间的所述角度为约1°至约10°。在上述方法中，其中，形成所述第二凹槽包括在所述第一部分和所述第二部分之间的所述ILD的部分上方设置光刻胶，以及通过光刻和蚀刻操作去除未由所述光刻胶覆盖的所述ILD。在上述方法中，其中，所述第一凹槽和所述第二凹槽具有大于约10的高的高宽比。【附图说明】当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。图1A是根据本专利技术的一些实施例的晶体管的右侧立体图。图1B是根据本专利技术的一些实施例的晶体管的左侧立体图。图1C是根据本专利技术的一些实施例的晶体管的前截面图。图2A是根据本专利技术的一些实施例的FinFET的前立体图。图2B是根据本专利技术的一些实施例的FinFET的后立体图。图2C是根据本专利技术的一些实施例的沿着kk1的图2A的FinFET的截面图。图3是根据本专利技术的一些实施例的半导体结构的示意图。图4是根据本专利技术的一些实施例的图3的半导体结构的顶视图。图5是根据本专利技术的一些实施例的半导体结构的示意图。图6是根据本专利技术的一些实施例的图5的半导体结构的顶视图。图7是根据本专利技术的一些实施例的半导体结构的示意图。图8是根据本专利技术的一些实施例的图5的半导体结构的顶视图。图9是根据本专利技术的一些实施例的半导体结构的示意图。图10是根据本专利技术的一些实施例的图9的半导体结构的顶视图。图11是根据本专利技术的一些实施例的半导体结构的示意图。图12是根据本专利技术的一些实施例的图11的半导体结构的顶视图。图13是根据本专利技术的一些实施例的半导体结构的示意图。图14是根据本专利技术的一些实施例的图13的半导体结构的顶视图。图15是本文档来自技高网...

【技术保护点】
一种半导体结构，包括：衬底，包括第一有源区、第二有源区以及设置在所述第一有源区和所述第二有源区之间的隔离件；多个栅极，设置在所述衬底上方并且包括：第一栅极，延伸在所述第一有源区、所述隔离件和所述第二有源区上方；以及第二栅极，位于所述第一有源区和所述第二有源区上方；以及层间电介质(ILD)，设置在所述衬底上方并且围绕所述多个栅极，其中，所述第二栅极配置为不传导电流并且包括设置在所述第一有源区上方的第一部分和设置在所述第二有源区上方的第二部分，部分所述ILD设置在所述第一部分和所述第二部分之间。

【技术特征摘要】
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【专利技术属性】
技术研发人员：何伟硕，江宗育，陈光鑫，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71